JP3476522B2 - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents
不揮発性半導体メモリ装置及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 42
- 125000006850 spacer group Chemical group 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 13
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 239000002784 hot electron Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000004435 EPR spectroscopy Methods 0.000 description 1
- 229920000181 Ethylene propylene rubber Polymers 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリ素子お
よびその製造方法に関し、特にカップリング率（ｃｏｕ
ｐｌｉｎｇ ｒａｔｉｏ）とプログラム速度を向上させ
集積度を増加させることができるＥＥＰＲＯＭ素子およ
びその製造方法に関する。
よびその製造方法に関し、特にカップリング率（ｃｏｕ
ｐｌｉｎｇ ｒａｔｉｏ）とプログラム速度を向上させ
集積度を増加させることができるＥＥＰＲＯＭ素子およ
びその製造方法に関する。
【０００２】
【従来の技術】メモリ素子は大きく記憶された情報を消
去し、再度新しい情報を貯蔵できる揮発性メモリ素子
と、一旦記憶された情報が永久保存される不揮発性メモ
リ素子とに分ける。揮発性メモリ素子として、情報の記
録および読出しが可能なＲＡＭがあり、不揮発性メモリ
素子として読出しが可能なＲＯＭ，ＥＰＲＯＭおよびＥ
ＥＰＲＯＭがある。
去し、再度新しい情報を貯蔵できる揮発性メモリ素子
と、一旦記憶された情報が永久保存される不揮発性メモ
リ素子とに分ける。揮発性メモリ素子として、情報の記
録および読出しが可能なＲＡＭがあり、不揮発性メモリ
素子として読出しが可能なＲＯＭ，ＥＰＲＯＭおよびＥ
ＥＰＲＯＭがある。
【０００３】不揮発性メモリ素子の中、ＲＯＭは一旦情
報が記憶されると再度プログラムすることができない素
子であり、ＥＰＲＯＭおよびＥＥＰＲＯＭは、記憶され
た情報を消去し再びプログラムして記憶することができ
る素子である。ＥＰＲＯＭおよびＥＥＰＲＯＭは、情報
をプログラムする動作は同一であり記憶された情報を消
去する方法のみが相異である。すなわち、ＥＰＲＯＭは
紫外線で記憶された情報を消去し、ＥＥＰＲＯＭは電気
的に記憶された情報を消去し、基本的には両者は構造や
動作は同一である。
報が記憶されると再度プログラムすることができない素
子であり、ＥＰＲＯＭおよびＥＥＰＲＯＭは、記憶され
た情報を消去し再びプログラムして記憶することができ
る素子である。ＥＰＲＯＭおよびＥＥＰＲＯＭは、情報
をプログラムする動作は同一であり記憶された情報を消
去する方法のみが相異である。すなわち、ＥＰＲＯＭは
紫外線で記憶された情報を消去し、ＥＥＰＲＯＭは電気
的に記憶された情報を消去し、基本的には両者は構造や
動作は同一である。
【０００４】図１は、従来のＥＰＲＯＭセルの断面図で
ある。従来のＥＰＲＯＭセルはチャネル領域１８によっ
て分離されて半導体基板１１上に形成されたソース領域
１６およびドレーン領域１７と、チャネル領域１８上に
形成された、セルの情報を貯蔵するためのフローティン
グゲート１３と、コントロルゲート１５と、基板１１と
フローティングゲート１３とを絶縁するためのゲート絶
縁膜１２と、前記フローティングゲート１３とコントロ
ルゲート１５とを絶縁するために、それらの間に形成さ
れた層間絶縁膜１４と、を含む。
ある。従来のＥＰＲＯＭセルはチャネル領域１８によっ
て分離されて半導体基板１１上に形成されたソース領域
１６およびドレーン領域１７と、チャネル領域１８上に
形成された、セルの情報を貯蔵するためのフローティン
グゲート１３と、コントロルゲート１５と、基板１１と
フローティングゲート１３とを絶縁するためのゲート絶
縁膜１２と、前記フローティングゲート１３とコントロ
ルゲート１５とを絶縁するために、それらの間に形成さ
れた層間絶縁膜１４と、を含む。
【０００５】コントロルゲート１５に印加される電圧に
よりチャネル領域１８から高エネルギーを有するホット
エレクトロンが発生され、このホットエレクトロンはコ
ントロルゲート１５に加える電界によってゲート絶縁膜
１２を介してフローティングゲート１３へ流入されて貯
蔵されることによりＥＰＲＯＭセルに情報が貯蔵され
る。貯蔵された情報は紫外線により消去される。
よりチャネル領域１８から高エネルギーを有するホット
エレクトロンが発生され、このホットエレクトロンはコ
ントロルゲート１５に加える電界によってゲート絶縁膜
１２を介してフローティングゲート１３へ流入されて貯
蔵されることによりＥＰＲＯＭセルに情報が貯蔵され
る。貯蔵された情報は紫外線により消去される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ようにソース領域１６およびドレーン領域１７がゲート
１３に一部オーバラップされた対称ＥＰＲＯＭセルは、
フローティングゲート１３とコントロルゲート１５との
間のカップリング率が小さく、ホットエレクトロンによ
るゲート電流の生成が小さい。したがってプログラム効
率が低下される問題点があった。かつ、プログラム時に
大きいゲート電流を得るためには、相対的に高い電圧を
コントロルゲート１５に印加させなければならない。し
かしコントロルゲート１５に高電圧を印加するための外
部回路が複雑となり、これにより集積度を向上させるこ
とができない問題点があった。
ようにソース領域１６およびドレーン領域１７がゲート
１３に一部オーバラップされた対称ＥＰＲＯＭセルは、
フローティングゲート１３とコントロルゲート１５との
間のカップリング率が小さく、ホットエレクトロンによ
るゲート電流の生成が小さい。したがってプログラム効
率が低下される問題点があった。かつ、プログラム時に
大きいゲート電流を得るためには、相対的に高い電圧を
コントロルゲート１５に印加させなければならない。し
かしコントロルゲート１５に高電圧を印加するための外
部回路が複雑となり、これにより集積度を向上させるこ
とができない問題点があった。
【０００７】図２，図３は、低プログラム電圧と高プロ
グラム速度を実現するための従来のＥＰＲＯＭ素子の製
造工程図を示すものである。ｐ型基板２１上にゲート酸
化膜２３を形成し、ゲート２５とコントロルゲート２９
の対およびコントロルゲート２９とフローティングゲー
ト２５間の層間絶縁膜２７を形成し、基板全面に薄膜の
絶縁膜３１を形成する（図２参照）。基板全面に絶縁膜
を肉厚蒸着した後異方性エッチングしてゲートの両側壁
にスペーサ３３を形成する（図３参照）。
グラム速度を実現するための従来のＥＰＲＯＭ素子の製
造工程図を示すものである。ｐ型基板２１上にゲート酸
化膜２３を形成し、ゲート２５とコントロルゲート２９
の対およびコントロルゲート２９とフローティングゲー
ト２５間の層間絶縁膜２７を形成し、基板全面に薄膜の
絶縁膜３１を形成する（図２参照）。基板全面に絶縁膜
を肉厚蒸着した後異方性エッチングしてゲートの両側壁
にスペーサ３３を形成する（図３参照）。
【０００８】図４はゲートの両側壁に形成されたスペー
サのいずれかを除去するためのもので、ホトレジスト３
５を基板全面に塗布しパターニングしてゲートの一方の
側に形成されたスペーサ３３を露出させる。図５はソー
ス領域およびドレーン領域を形成するための工程であっ
て、露出されたスペーサ３３を前記絶縁膜３１をエッチ
ングストッパとしてドライエッチングして除去し、ホト
レジストパターン３５を除去してゲートの一方の側にだ
けスペーサを残しておく。ついで、ｎ型不純物を高濃度
でイオン注入して不純物領域３７，３９を形成する。ｎ
+ 型不純物領域３７はメモリセルのソース領域として作
用し、ｎ+ 型不純物領域３９はメモリセルのドレーン領
域として作用する。
サのいずれかを除去するためのもので、ホトレジスト３
５を基板全面に塗布しパターニングしてゲートの一方の
側に形成されたスペーサ３３を露出させる。図５はソー
ス領域およびドレーン領域を形成するための工程であっ
て、露出されたスペーサ３３を前記絶縁膜３１をエッチ
ングストッパとしてドライエッチングして除去し、ホト
レジストパターン３５を除去してゲートの一方の側にだ
けスペーサを残しておく。ついで、ｎ型不純物を高濃度
でイオン注入して不純物領域３７，３９を形成する。ｎ
+ 型不純物領域３７はメモリセルのソース領域として作
用し、ｎ+ 型不純物領域３９はメモリセルのドレーン領
域として作用する。
【０００９】従来のスタックゲート構造のＥＰＲＯＭ素
子は、ソース領域３７はゲートとオーバラップされ、ド
レーン領域３９はオーバラップされないように、非対称
構造で形成した。プログラム時、ドレーン領域３９に高
電圧を印加すれば非常に大きいゲート電流が生成されて
従来の対称ＥＰＲＯＭ素子よりもプログラム速度を向上
させることができる。
子は、ソース領域３７はゲートとオーバラップされ、ド
レーン領域３９はオーバラップされないように、非対称
構造で形成した。プログラム時、ドレーン領域３９に高
電圧を印加すれば非常に大きいゲート電流が生成されて
従来の対称ＥＰＲＯＭ素子よりもプログラム速度を向上
させることができる。
【００１０】しかし、非対称ＥＰＲＯＭ素子の製造方法
は、通常フォトエッチング工程によっては深いサブミク
ロンゲートを形成することができないので、セルを高集
積化させるのは限界がある。また、図２〜図５に示すよ
うに、コントロルゲートとフローティングゲート間のカ
ップリング率が低いので、ホットエレクトロンによって
大きいゲート電流を生成することがないのでプログラム
効率が低い問題点があった。
は、通常フォトエッチング工程によっては深いサブミク
ロンゲートを形成することができないので、セルを高集
積化させるのは限界がある。また、図２〜図５に示すよ
うに、コントロルゲートとフローティングゲート間のカ
ップリング率が低いので、ホットエレクトロンによって
大きいゲート電流を生成することがないのでプログラム
効率が低い問題点があった。
【００１１】図６は従来の非対称ＥＰＲＯＭ素子の断面
図である。基板４１上に浅い接合のドレーン領域４３と
相対的に深いソース領域４２が形成され、ソース領域４
２とドレーン領域４３間にチャネル領域４４が形成され
た。ゲート絶縁膜４５は、ドレーン領域４３まで延長さ
れてチャネル領域４４上に形成されるだけでなく、ソー
ス領域４２の一部分４９とはオーバラップされるように
形成された。ゲート絶縁膜４５上には、フローティング
ゲート４６およびコントロルゲート４８と、これらのゲ
ート４６，４８間の高いキャパシタンスを提供するため
の層間絶縁膜４７が形成された。上述した従来のＥＥＰ
ＲＯＭセルは非対称構造を有するものであるが、図５の
ＥＰＲＯＭ素子の非対称構造とは異なる。すなわち、図
６のＥＰＲＯＭ素子はソース領域４２とドレーン領域４
３が、ゲートとオーバラップされており、ソース領域４
２は浅い接合の拡散領域４２−１と深い接合の拡散領域
４２−２とに形成され、ドレーン領域４３は単一の浅い
接合の拡散領域に形成されている。
図である。基板４１上に浅い接合のドレーン領域４３と
相対的に深いソース領域４２が形成され、ソース領域４
２とドレーン領域４３間にチャネル領域４４が形成され
た。ゲート絶縁膜４５は、ドレーン領域４３まで延長さ
れてチャネル領域４４上に形成されるだけでなく、ソー
ス領域４２の一部分４９とはオーバラップされるように
形成された。ゲート絶縁膜４５上には、フローティング
ゲート４６およびコントロルゲート４８と、これらのゲ
ート４６，４８間の高いキャパシタンスを提供するため
の層間絶縁膜４７が形成された。上述した従来のＥＥＰ
ＲＯＭセルは非対称構造を有するものであるが、図５の
ＥＰＲＯＭ素子の非対称構造とは異なる。すなわち、図
６のＥＰＲＯＭ素子はソース領域４２とドレーン領域４
３が、ゲートとオーバラップされており、ソース領域４
２は浅い接合の拡散領域４２−１と深い接合の拡散領域
４２−２とに形成され、ドレーン領域４３は単一の浅い
接合の拡散領域に形成されている。
【００１２】このような従来のＥＰＲＯＭ素子は、ドレ
ーン領域４３にソース領域４２より高電圧を印加しコン
トロルゲート４８に相対的にさらに高い電圧を印加すれ
ば、チャネル領域４４からホットエレクトロンが発生さ
れ、このホットエレクトロンがゲート絶縁膜４５を介し
てフローティングゲート４６へ流入されて貯蔵される。
したがって情報がＥＰＲＯＭ素子にプログラムされる。
ーン領域４３にソース領域４２より高電圧を印加しコン
トロルゲート４８に相対的にさらに高い電圧を印加すれ
ば、チャネル領域４４からホットエレクトロンが発生さ
れ、このホットエレクトロンがゲート絶縁膜４５を介し
てフローティングゲート４６へ流入されて貯蔵される。
したがって情報がＥＰＲＯＭ素子にプログラムされる。
【００１３】消去動作は、ドレーン領域４３をフローテ
ィングさせ、コントロルゲート４８を接地電位で維持し
た状態において、ソース領域４２に高電圧を印加して行
われる。このような条件下において、フローティングゲ
ート４６とソース領域４２とのオーバラップされた部分
４９の間に、トンネリング（Ｔｕｎｎｅｌｉｎｇ）現像
が発生されてフローティングゲート４６に貯蔵された情
報は消去される。
ィングさせ、コントロルゲート４８を接地電位で維持し
た状態において、ソース領域４２に高電圧を印加して行
われる。このような条件下において、フローティングゲ
ート４６とソース領域４２とのオーバラップされた部分
４９の間に、トンネリング（Ｔｕｎｎｅｌｉｎｇ）現像
が発生されてフローティングゲート４６に貯蔵された情
報は消去される。
【００１４】ＥＥＰＲＯＭ素子において、フローティン
グゲート４６とコントロルゲート４８との間の容量性カ
ップリングは、プログラムと消去動作時のフローティン
グゲート４６に貯蔵されるか、もしくはフローティング
ゲート４６から抜け出る電荷の量を決めるに重要な役割
をする。すなわち、容量性カップリング率が大きくなる
ことにより、ゲート電流が多量生成されこれによりプロ
グラム速度が向上される。
グゲート４６とコントロルゲート４８との間の容量性カ
ップリングは、プログラムと消去動作時のフローティン
グゲート４６に貯蔵されるか、もしくはフローティング
ゲート４６から抜け出る電荷の量を決めるに重要な役割
をする。すなわち、容量性カップリング率が大きくなる
ことにより、ゲート電流が多量生成されこれによりプロ
グラム速度が向上される。
【００１５】しかし、従来のＥＥＰＲＯＭ素子は、図５
のＥＰＲＯＭ素子と同様にフローティングゲートとコン
トロールゲートが平面構造となっている。このような平
面構造のスタックゲートはフローティングゲート４６と
コントロルゲート４８との重畳面積を増大させるために
はゲート長を増加させなければならない。しかしゲート
長は素子の集積度に影響を及ぼすこととなって大きさが
制限され、ゲート間に重ねる面積が制限される。したが
ってカップリング率が低下されてプログラム速度が低下
される。本発明は、従来のスタックゲートを有する非対
称の不揮発性素子よりカップリング率を増加させ、プロ
グラム速度を向上させ、かつ集積度を増加させることが
できる不揮発性メモリ素子を提供することにその目的が
ある。本発明の他の目的は、深いサブミクロン以下の長
さのコントロールゲートとフローティングゲートとを有
する非対称の不揮発性素子の製造方法を提供することに
ある。
のＥＰＲＯＭ素子と同様にフローティングゲートとコン
トロールゲートが平面構造となっている。このような平
面構造のスタックゲートはフローティングゲート４６と
コントロルゲート４８との重畳面積を増大させるために
はゲート長を増加させなければならない。しかしゲート
長は素子の集積度に影響を及ぼすこととなって大きさが
制限され、ゲート間に重ねる面積が制限される。したが
ってカップリング率が低下されてプログラム速度が低下
される。本発明は、従来のスタックゲートを有する非対
称の不揮発性素子よりカップリング率を増加させ、プロ
グラム速度を向上させ、かつ集積度を増加させることが
できる不揮発性メモリ素子を提供することにその目的が
ある。本発明の他の目的は、深いサブミクロン以下の長
さのコントロールゲートとフローティングゲートとを有
する非対称の不揮発性素子の製造方法を提供することに
ある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、第１導電型半導体基板上にＣＶ
Ｄ酸化膜を蒸着し、フォトエッチングして基板の一部を
露出させるステップと、露出された基板上にゲート酸化
膜５３を形成するステップと、基板全面に第１ポリシリ
コン膜、層間絶縁膜および第２ポリシリコン膜を順次蒸
着するステップと、前記第２ポリシリコン膜、層間絶縁
膜および第１ポリシリコン膜をエッチングバックして前
記ＣＶＤ酸化膜の側面にゲートを形成するステップと、
基板に第２導電型の不純物をイオン注入して浅い接合の
高濃度のドレーン領域を形成するステップと、前記ＣＶ
Ｄ酸化膜５３を除去するステップと、基板全面に酸化膜
を全面蒸着し、異方性エッチングしてゲート側壁にスペ
ーサを形成するステップと、基板に第２導電型の不純物
をイオン注入して深い接合の高濃度ソース領域およびド
レーン領域を形成するステップと、を含む不揮発性メモ
リ素子を提供する。
めに、本発明によれば、第１導電型半導体基板上にＣＶ
Ｄ酸化膜を蒸着し、フォトエッチングして基板の一部を
露出させるステップと、露出された基板上にゲート酸化
膜５３を形成するステップと、基板全面に第１ポリシリ
コン膜、層間絶縁膜および第２ポリシリコン膜を順次蒸
着するステップと、前記第２ポリシリコン膜、層間絶縁
膜および第１ポリシリコン膜をエッチングバックして前
記ＣＶＤ酸化膜の側面にゲートを形成するステップと、
基板に第２導電型の不純物をイオン注入して浅い接合の
高濃度のドレーン領域を形成するステップと、前記ＣＶ
Ｄ酸化膜５３を除去するステップと、基板全面に酸化膜
を全面蒸着し、異方性エッチングしてゲート側壁にスペ
ーサを形成するステップと、基板に第２導電型の不純物
をイオン注入して深い接合の高濃度ソース領域およびド
レーン領域を形成するステップと、を含む不揮発性メモ
リ素子を提供する。
【００１７】また、本発明は第１導電型の半導体基板
と、半導体基板上に形成されたゲート絶縁膜と、ゲート
絶縁膜上に偏平に形成された領域と、その一部から垂直
方向に長く延設された領域を有するフローティングゲー
トと、そのフローティングゲートの偏平な領域上に垂直
方向に長く延長形成されたコントロルゲートと、フロー
ティングゲートとコントロルゲート間に形成された、大
きいキャパシタンスを提供するための層間絶縁膜と、垂
直方向に長く延設されたフローティングゲートの側壁に
形成された第１スペーサおよびコントロルゲートとフロ
ーティングゲートの他の側壁に形成された第２スペーサ
と、第１スペーサの厚さ程度フローティングゲートから
離されて形成された第２導電型の高濃度ソース領域と、
フローティングゲートとオーバラップされて基板内に形
成された第２導電型の第１高濃度ドレーン領域および前
記フローティングゲートからスペーサの厚さ程度離さ
れ、前記第１高濃度のドレーン領域に隣接した第２導電
型の第２高濃度のドレーン領域と、を含む不揮発性メモ
リ素子が提供される。
と、半導体基板上に形成されたゲート絶縁膜と、ゲート
絶縁膜上に偏平に形成された領域と、その一部から垂直
方向に長く延設された領域を有するフローティングゲー
トと、そのフローティングゲートの偏平な領域上に垂直
方向に長く延長形成されたコントロルゲートと、フロー
ティングゲートとコントロルゲート間に形成された、大
きいキャパシタンスを提供するための層間絶縁膜と、垂
直方向に長く延設されたフローティングゲートの側壁に
形成された第１スペーサおよびコントロルゲートとフロ
ーティングゲートの他の側壁に形成された第２スペーサ
と、第１スペーサの厚さ程度フローティングゲートから
離されて形成された第２導電型の高濃度ソース領域と、
フローティングゲートとオーバラップされて基板内に形
成された第２導電型の第１高濃度ドレーン領域および前
記フローティングゲートからスペーサの厚さ程度離さ
れ、前記第１高濃度のドレーン領域に隣接した第２導電
型の第２高濃度のドレーン領域と、を含む不揮発性メモ
リ素子が提供される。
【００１８】
【実施例】図７〜図１４は本発明の実施例によるＥＰＲ
ＯＭ素子の製造工程図である。図７に示すように、ｐ型
半導体基板５１上にＣＶＤ酸化膜５３を肉厚に蒸着す
る。その上にホトレジスト膜５５を塗布し、後工程のソ
ース領域が形成されるべき部分のみにホトレジスト膜５
５が残るようにパターニングしてＣＶＤ酸化膜を図８に
示すように露出させる。図９に示すように、ホトレジス
ト膜５５をマスクとして露出されたＣＶＤ酸化膜５３を
フォトエッチングし、ＣＶＤ酸化膜５３が除去された基
板５１上にゲート絶縁膜５７を形成する。図１０に示す
ように、基板全面に第１ポリシリコン膜５９、層間絶縁
膜６１および第２ポリシリコン膜６３を基板全面に蒸着
する。図１１に示すように、エッチングバック工程を行
ってＣＶＤ酸化膜の一方のみに側壁形態のゲート６５を
形成する。
ＯＭ素子の製造工程図である。図７に示すように、ｐ型
半導体基板５１上にＣＶＤ酸化膜５３を肉厚に蒸着す
る。その上にホトレジスト膜５５を塗布し、後工程のソ
ース領域が形成されるべき部分のみにホトレジスト膜５
５が残るようにパターニングしてＣＶＤ酸化膜を図８に
示すように露出させる。図９に示すように、ホトレジス
ト膜５５をマスクとして露出されたＣＶＤ酸化膜５３を
フォトエッチングし、ＣＶＤ酸化膜５３が除去された基
板５１上にゲート絶縁膜５７を形成する。図１０に示す
ように、基板全面に第１ポリシリコン膜５９、層間絶縁
膜６１および第２ポリシリコン膜６３を基板全面に蒸着
する。図１１に示すように、エッチングバック工程を行
ってＣＶＤ酸化膜の一方のみに側壁形態のゲート６５を
形成する。
【００１９】ゲート６５は第１ポリシリコン膜５９から
なるフローティングゲートと、第２ポリシリコン膜６３
からなるコントロルゲートと、このフローティングゲー
トとコントロルゲート間に大きいキャパシタンスを提供
するための層間絶縁膜６１とからなっている。フローテ
ィングゲート５９は、ゲート絶縁膜５７上に偏平に形成
された領域５９−１と、前記偏平な領域５９−１の一側
から垂直方向にＣＶＤ酸化膜５３の側壁に沿って長く延
長形成された領域５９−２とからなる。偏平な領域５９
−１と延長領域５９−２は同一の厚さを有する。コント
ロルゲート６３は、前記フローティングゲート５９の偏
平な領域５９−２上に、垂直方向に長く延長形成された
側壁構造を有する。このフローティングゲート５９とコ
ントロルゲート６３間には、層間絶縁膜６１としてＯＮ
Ｏ（Ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造の
薄膜の誘電体膜が充填されている。
なるフローティングゲートと、第２ポリシリコン膜６３
からなるコントロルゲートと、このフローティングゲー
トとコントロルゲート間に大きいキャパシタンスを提供
するための層間絶縁膜６１とからなっている。フローテ
ィングゲート５９は、ゲート絶縁膜５７上に偏平に形成
された領域５９−１と、前記偏平な領域５９−１の一側
から垂直方向にＣＶＤ酸化膜５３の側壁に沿って長く延
長形成された領域５９−２とからなる。偏平な領域５９
−１と延長領域５９−２は同一の厚さを有する。コント
ロルゲート６３は、前記フローティングゲート５９の偏
平な領域５９−２上に、垂直方向に長く延長形成された
側壁構造を有する。このフローティングゲート５９とコ
ントロルゲート６３間には、層間絶縁膜６１としてＯＮ
Ｏ（Ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造の
薄膜の誘電体膜が充填されている。
【００２０】本発明では、第１ポリシリコン膜５９、層
間絶縁膜６１および第２ポリシリコン膜６３の蒸着の
時、その厚さを所望する値に調節することにより、基板
面に対して平行方向に延設された部分の長さにより示さ
れるゲート長を深いサブミクロン以下の長さに容易に形
成することができる。図１２に示すように、前記ＣＶＤ
酸化膜５３とゲート６５をマスクとしてｎ型不純物を高
濃度でイオン注入して浅い接合のｎ+型拡散領域６７を
形成する。この拡散領域６７はフローティングゲート５
９に貯蔵された情報を消去するためのドレーン領域とし
て作用する。図１３に示すように、前記ＣＶＤ酸化膜５
３を除去し、基板全面に酸化膜を蒸着し、異方性エッチ
ングしてゲート６５側壁にスペーサ６９，７０を形成す
る。スペーサ６９はフローティングゲート５９の一側壁
に形成され、スペーサ７０はコントロルゲート６３とフ
ローティングゲート５９の他側壁に形成される。
間絶縁膜６１および第２ポリシリコン膜６３の蒸着の
時、その厚さを所望する値に調節することにより、基板
面に対して平行方向に延設された部分の長さにより示さ
れるゲート長を深いサブミクロン以下の長さに容易に形
成することができる。図１２に示すように、前記ＣＶＤ
酸化膜５３とゲート６５をマスクとしてｎ型不純物を高
濃度でイオン注入して浅い接合のｎ+型拡散領域６７を
形成する。この拡散領域６７はフローティングゲート５
９に貯蔵された情報を消去するためのドレーン領域とし
て作用する。図１３に示すように、前記ＣＶＤ酸化膜５
３を除去し、基板全面に酸化膜を蒸着し、異方性エッチ
ングしてゲート６５側壁にスペーサ６９，７０を形成す
る。スペーサ６９はフローティングゲート５９の一側壁
に形成され、スペーサ７０はコントロルゲート６３とフ
ローティングゲート５９の他側壁に形成される。
【００２１】図１４に示すように、スペーサ６９，７０
とゲート６５をマスクとしてｎ型不純物を高濃度でイオ
ン注入して深い接合の型拡散領域７１，７２を形成す
る。拡散領域７１はゲート６５からスペーサ６９の厚さ
程度離間されて形成され、ソース領域となる。拡散領域
７２はゲートからスペーサ７０の厚さ程度離間されて形
成され、ドレーン領域となる。したがって、ドレーン領
域はスペーサ７０の下方にフローティングゲート５９と
オーバラップされて形成された浅い接合の高濃度の拡散
領域６７と、この拡散領域６７に隣接形成された深い接
合の高濃度拡散領域７２とで構成されることになり、ゲ
ート６５にオーバラップされた構造で形成され、ソース
領域はフローティングゲート５９にオーバラップされな
い深い接合の高濃度拡散領域７１のみに形成される。そ
して、ソース領域とドレーン領域は非対称構造を有す
る。
とゲート６５をマスクとしてｎ型不純物を高濃度でイオ
ン注入して深い接合の型拡散領域７１，７２を形成す
る。拡散領域７１はゲート６５からスペーサ６９の厚さ
程度離間されて形成され、ソース領域となる。拡散領域
７２はゲートからスペーサ７０の厚さ程度離間されて形
成され、ドレーン領域となる。したがって、ドレーン領
域はスペーサ７０の下方にフローティングゲート５９と
オーバラップされて形成された浅い接合の高濃度の拡散
領域６７と、この拡散領域６７に隣接形成された深い接
合の高濃度拡散領域７２とで構成されることになり、ゲ
ート６５にオーバラップされた構造で形成され、ソース
領域はフローティングゲート５９にオーバラップされな
い深い接合の高濃度拡散領域７１のみに形成される。そ
して、ソース領域とドレーン領域は非対称構造を有す
る。
【００２２】前述した本発明のＥＥＰＲＯＭ素子は、ソ
ース領域７１から発生したゲート電流によりフローティ
ングゲート５９に情報をプログラムし、消去はドレーン
領域６７，７２によってフローティングゲート５９に貯
蔵された情報を抜け出ることにより行われる。
ース領域７１から発生したゲート電流によりフローティ
ングゲート５９に情報をプログラムし、消去はドレーン
領域６７，７２によってフローティングゲート５９に貯
蔵された情報を抜け出ることにより行われる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。 第１章．従来のスタックゲート構造の不揮発性メモリ素
子はフローティングゲートとコントロルゲートが平面構
造で形成されてフローティングゲートの上方とコントロ
ルゲートの下方表面が重ねられてカップリング率が低か
った。しかし本発明のスタックゲート構造の不揮発性メ
モリ素子はフローティングゲートが’Ｌ’字状で形成さ
れてコントロルゲートの下方と一側面とがフローティン
グゲートの表面と重ねるのでカップリング率を増加させ
ることができる。かつ、本発明の不揮発性メモリ素子は
ソース領域がゲートにオーバラップされなく、スペーサ
の厚さ程離間形成されて非対称構造をなすので、ゲート
電流を極大化させることができる。また、従来のスタッ
クゲートを有する非対称構造よりも低電圧によっても高
速のプログラムが可能である。 ２．コントロルゲートとフローティングゲートを通常の
エッチング工程を利用して側壁形態で形成して深いサブ
ミクロン以下の長さで形成することができ、従来のよう
に複雑なスペーサの除去工程を用いず、浅い接合のドレ
ーン領域を形成することにより、簡単な工程で素子の集
積度を増加させることができる。
次のような効果が得られる。 第１章．従来のスタックゲート構造の不揮発性メモリ素
子はフローティングゲートとコントロルゲートが平面構
造で形成されてフローティングゲートの上方とコントロ
ルゲートの下方表面が重ねられてカップリング率が低か
った。しかし本発明のスタックゲート構造の不揮発性メ
モリ素子はフローティングゲートが’Ｌ’字状で形成さ
れてコントロルゲートの下方と一側面とがフローティン
グゲートの表面と重ねるのでカップリング率を増加させ
ることができる。かつ、本発明の不揮発性メモリ素子は
ソース領域がゲートにオーバラップされなく、スペーサ
の厚さ程離間形成されて非対称構造をなすので、ゲート
電流を極大化させることができる。また、従来のスタッ
クゲートを有する非対称構造よりも低電圧によっても高
速のプログラムが可能である。 ２．コントロルゲートとフローティングゲートを通常の
エッチング工程を利用して側壁形態で形成して深いサブ
ミクロン以下の長さで形成することができ、従来のよう
に複雑なスペーサの除去工程を用いず、浅い接合のドレ
ーン領域を形成することにより、簡単な工程で素子の集
積度を増加させることができる。
【図１】従来の対称ＥＰＲＯＭ素子の断面図である。
【図２】従来の非対称ＥＰＲＯＭ素子の製造工程図であ
る。
る。
【図３】従来の非対称ＥＰＲＯＭ素子の製造工程図であ
る。
る。
【図４】従来の非対称ＥＰＲＯＭ素子の製造工程図であ
る。
る。
【図５】従来の非対称ＥＰＲＯＭ素子の製造工程図であ
る。
る。
【図６】従来の非対称ＥＰＲＯＭ素子の断面図である。
【図７】本発明の非対称ＥＰＲＯＭ素子の製造工程図で
ある。
ある。
【図８】本発明の非対称ＥＰＲＯＭ素子の製造工程図で
ある。
ある。
【図９】本発明の非対称ＥＰＲＯＭ素子の製造工程図で
ある。
ある。
【図１０】本発明の非対称ＥＰＲＯＭ素子の製造工程図
である。
である。
【図１１】本発明の非対称ＥＰＲＯＭ素子の製造工程図
である。
である。
【図１２】本発明の非対称ＥＰＲＯＭ素子の製造工程図
である。
である。
【図１３】本発明の非対称ＥＰＲＯＭ素子の製造工程図
である。
である。
【図１４】本発明の非対称ＥＰＲＯＭ素子の製造工程図
である。
である。
５１ 基板
５３ ＣＶＤ酸化膜
５７ ホトレジスト膜
５９ 第１ポリシリコン膜
６１ 層間絶縁膜
６３ 第２ポリシリコン膜
６５ ゲート
６７ 浅い接合のドレーン領域
６９，７０ スペーサ
７１，７２ 深い接合のソース／ドレーン領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (6)
- 【請求項１】 第１導電型の半導体基板（５１）上にＣ
ＶＤ酸化膜（５３）を蒸着し、フォトエッチングして基
板の一部を露出させるステップと、 露出された基板（５５）上にゲート酸化膜（２３）を形
成するステップと、 基板全面に第１ポリシリコン膜（５９）、層間絶縁膜
（６１）および第２ポリシリコン膜（６３）を順次蒸着
するステップと、 前記第２ポリシリコン膜（６３）、層間絶縁膜（６１）
および第１ポリシリコン膜（５９）をエッチバックして
ゲート酸化膜（５７）上に形成された基板面に対して平
行方向に延設された部分と、基板面に対して垂直方向に
長く延設された部分を有するフローティングゲートと、
そのフローティングゲートの基板面に対して平行方向に
延設された部分に対し垂直方向に長く延長形成されたコ
ントロルゲートと、これらのフローティングゲートとコ
ントロルゲート間に形成された層間絶縁膜からなるゲー
ト（６５）を前記ＣＶＤ酸化膜（５３）の側壁に形成す
るステップと、 基板に第２導電型の不純物をイオン注入して浅い接合の
高濃度のドレーン領域（６７）を形成するステップと、 前記ＣＶＤ酸化膜（５３）を除去するステップと、 基板全面に酸化膜を全面蒸着し、異方性エッチングして
ゲート（６４）の側壁にスペーサ（６９），（７０）を
形成するステップと、 基板に第２導電型の不純物をイオン注入して深い接合の
高濃度ソース領域（７１）およびドレーン領域（７２）
を形成するステップと、 を含むことを特徴とする不揮発性メモリ素子の製造方
法。 - 【請求項２】 第１導電型の半導体基板（５１）と、 半導体基板（５１）上に形成されたゲート絶縁膜（５
７）と、この ゲート絶縁膜（５７）上に形成され、基板面に対し
て平行方向に延設された部分と、基板面に対して平行方
向に延設された部分のソースもしくはドレーン側の端部
から基板面に対して垂直方向に長く延設された部分と、
を有するゲート長方向の断面形状がＬ字であるフローテ
ィングゲート（５９）と、その フローティングゲート（５９）の基板面に対して平
行方向に延設された部 分に対し垂直方向に長く延設され
た部分のみを有するコントロルゲート（６３）と、 フローティングゲート（５９）とコントロルゲート（６
３）間に形成され、キャパシタンスを提供するための層
間絶縁膜（６１）と、 垂直方向に長く延設されたフローティングゲート（５
９）の側壁に形成された第１スペーサ（６９）、コント
ロルゲート（６３）およびフローティングゲート（５
９）の他の側壁に形成された第２スペーサ（７０）と、 第１スペーサ（６９）の厚さだけフローティングゲート
（５９）から分離されて形成された第２導電型の高濃度
ソース領域（７１）と、 フローティングゲート（５９）とオーバラップされて基
板（５１）内に形成された第２導電型の第１高濃度ドレ
ーン領域（６７）および前記フローティングゲート（５
９）からスペーサ（７０）の厚さだけ離され、前記第１
高濃度のドレーン領域（６７）に隣接した第２導電型の
第２高濃度のドレーン領域（７２）と、を含み、ソース
領域は前記高濃度ソース領域（７１）のみで形成される
ことを特徴とする不揮発性メモリ素子。 - 【請求項３】 第２ドレーン領域（７２）は、ソース領
域（７１）と同一の接合深さを有し、第１ドレーン領域
（６７）より相対的に深い接合深さを有することを特徴
とする第２項記載の不揮発性メモリ素子。 - 【請求項４】 第１ドレーン領域（６７）は、フローテ
ィングゲート（５９）に貯蔵された電荷が引き抜かれ通
過する消去通路（ｐａｔｈ）の役割をすることを特徴と
する第３項記載の不揮発性メモリ素子。 - 【請求項５】 コントロルゲート（６３）は、その下方
の表面と一側面とがフローティングゲート（５９）の基
板面に対して平行方向に延設された部分（５９−１）の
上表面と基板面に対して平行方向に延設された部分のソ
ースもしくはドレーン側の端部から基板面に対して垂直
方向に長く延設された部分（５９−２）の一側面と重な
ることを特徴とする第２項記載の不揮発性メモリ素子。 - 【請求項６】 フローティングゲート（５９）の基板面
に対して平行方向に延設された部分（５９−１）と基板
面に対して平行方向に延設された部分のソースもしくは
ドレーン側の端部から基板面に対して垂直方向に長く延
設された部分（５９−２）の厚さが同一であることを特
徴とする第５項記載の不揮発性メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29383093A JP3476522B2 (ja) | 1993-11-01 | 1993-11-01 | 不揮発性半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29383093A JP3476522B2 (ja) | 1993-11-01 | 1993-11-01 | 不揮発性半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226448A JPH07226448A (ja) | 1995-08-22 |
| JP3476522B2 true JP3476522B2 (ja) | 2003-12-10 |
Family
ID=17799716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29383093A Expired - Fee Related JP3476522B2 (ja) | 1993-11-01 | 1993-11-01 | 不揮発性半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3476522B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866260B1 (ko) * | 2007-05-04 | 2008-10-31 | 재단법인서울대학교산학협력재단 | 비대칭 엘디디 모스펫의 제조방법 |
| US10312246B2 (en) | 2014-08-08 | 2019-06-04 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with improved scaling using enhanced lateral control gate to floating gate coupling |
-
1993
- 1993-11-01 JP JP29383093A patent/JP3476522B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07226448A (ja) | 1995-08-22 |
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