JP3033748B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法、ならびに半導体集積回路装
置に関する。
憶装置およびその製造方法、ならびに半導体集積回路装
置に関する。
【０００２】
【従来の技術】近年、高集積半導体記憶装置（メモリＬ
ＳＩ）に対して、高速化と低消費電力化の要求が強くな
ってきている。データの書き込み及び消去が電気的に可
能な高集積半導体記憶装置として、フラッシュ型ＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read On
ly Memory）が広く用いられている。
ＳＩ）に対して、高速化と低消費電力化の要求が強くな
ってきている。データの書き込み及び消去が電気的に可
能な高集積半導体記憶装置として、フラッシュ型ＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read On
ly Memory）が広く用いられている。
【０００３】図１４（ｄ）は、フラッシュ型ＥＥＰＲＯ
Ｍの従来例の断面を示している。このフラッシュ型ＥＥ
ＰＲＯＭを、その製造方法に即して説明する。
Ｍの従来例の断面を示している。このフラッシュ型ＥＥ
ＰＲＯＭを、その製造方法に即して説明する。
【０００４】まず、図１４（ａ）に示すように、半導体
基板１０１の表面を酸化することによってゲート酸化膜
１０２を形成した後、浮遊ゲート１０３となる部分を含
むポリシリコン膜１３０を堆積する。次に、ポリシリコ
ン膜１３０上にシリコン窒化膜１３１を堆積し、通常の
フォトリソグラフィ−により、シリコン窒化膜１３１の
うち浮遊ゲート１０３の位置と形状を規定する領域に開
口部を設ける。このような開口部を有するシリコン窒化
膜１３１をマスクとしてポリシリコン膜１３０の露出表
面を選択的に酸化し、それによってポリシリコン膜１３
０上に酸化膜１０４を形成する。
基板１０１の表面を酸化することによってゲート酸化膜
１０２を形成した後、浮遊ゲート１０３となる部分を含
むポリシリコン膜１３０を堆積する。次に、ポリシリコ
ン膜１３０上にシリコン窒化膜１３１を堆積し、通常の
フォトリソグラフィ−により、シリコン窒化膜１３１の
うち浮遊ゲート１０３の位置と形状を規定する領域に開
口部を設ける。このような開口部を有するシリコン窒化
膜１３１をマスクとしてポリシリコン膜１３０の露出表
面を選択的に酸化し、それによってポリシリコン膜１３
０上に酸化膜１０４を形成する。
【０００５】次に、シリコン窒化膜１３１を除去した
後、図１４（ｂ）に示すようにポリシリコン膜１３０を
パターニングし、浮遊ゲート１０３を形成する。浮遊ゲ
ート１０３の上部には酸化膜１０４が形成されている。
浮遊ゲート１０３の周辺部分の膜厚は中央部分の膜厚に
比べて大きくなり、周辺が尖っている。これは、酸化膜
１０４の形成に伴って生じたバーズビークの影響によ
る。
後、図１４（ｂ）に示すようにポリシリコン膜１３０を
パターニングし、浮遊ゲート１０３を形成する。浮遊ゲ
ート１０３の上部には酸化膜１０４が形成されている。
浮遊ゲート１０３の周辺部分の膜厚は中央部分の膜厚に
比べて大きくなり、周辺が尖っている。これは、酸化膜
１０４の形成に伴って生じたバーズビークの影響によ
る。
【０００６】図１４（ｃ）に示すように、浮遊ゲート１
０３の側面を酸化し、それによって第２ゲート酸化膜１
０７を形成する。この後、制御ゲート１０９を浮遊ゲー
ト１０３にオーバーラップするように形成する。
０３の側面を酸化し、それによって第２ゲート酸化膜１
０７を形成する。この後、制御ゲート１０９を浮遊ゲー
ト１０３にオーバーラップするように形成する。
【０００７】次に、図１４（ｄ）に示すように、不純物
イオンを基板１０１に注入し、それによってドレイン領
域１１２およびソース領域１１３を形成する。
イオンを基板１０１に注入し、それによってドレイン領
域１１２およびソース領域１１３を形成する。
【０００８】データの書き込みは、ソース領域１１３か
ら出た電子を、浮遊ゲート１０３と制御ゲート１０９と
の間に形成される強い電界で加速し、浮遊ゲート１０３
に注入することによって行う。データの消去は、制御ゲ
ート１０９に正の電圧を印可し、浮遊ゲート１０３に蓄
積されている電子を浮遊ゲート１０３から制御ゲート１
０９へ引き抜くことによって行う。前述したように、浮
遊ゲート１０３の周辺部分が尖った形状になっているの
で、そこで電界集中が生じ、電子の引き抜きが容易にな
る。
ら出た電子を、浮遊ゲート１０３と制御ゲート１０９と
の間に形成される強い電界で加速し、浮遊ゲート１０３
に注入することによって行う。データの消去は、制御ゲ
ート１０９に正の電圧を印可し、浮遊ゲート１０３に蓄
積されている電子を浮遊ゲート１０３から制御ゲート１
０９へ引き抜くことによって行う。前述したように、浮
遊ゲート１０３の周辺部分が尖った形状になっているの
で、そこで電界集中が生じ、電子の引き抜きが容易にな
る。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、以下に示すような問題点がある。
うな構成では、以下に示すような問題点がある。
【００１０】まず、データの書き込み速度がＤＲＡＭの
場合と比較すると２桁遅いという問題がある。この問題
に付随して、書き込み時の電圧（ドレイン電圧およびゲ
ート電圧）を高く設定しなければならず、回路構成及び
製造工程が複雑になる。言い換えると、書き込み速度と
書き込み電圧の両方を改善することは非常に困難であ
る。この理由は、非常に遅い書き込み速度を速くするた
めには、電圧を高く設定して書き込み速度を上げるしか
ないからである。例えば、書き込みの制御ゲート電圧が
９Ｖ、ドレイン電圧が４.５Ｖの場合、読み出しに必要
な反転電圧の変化（約８Ｖ）を得るためには書き込み時
間は１０マイクロ秒も必要である。
場合と比較すると２桁遅いという問題がある。この問題
に付随して、書き込み時の電圧（ドレイン電圧およびゲ
ート電圧）を高く設定しなければならず、回路構成及び
製造工程が複雑になる。言い換えると、書き込み速度と
書き込み電圧の両方を改善することは非常に困難であ
る。この理由は、非常に遅い書き込み速度を速くするた
めには、電圧を高く設定して書き込み速度を上げるしか
ないからである。例えば、書き込みの制御ゲート電圧が
９Ｖ、ドレイン電圧が４.５Ｖの場合、読み出しに必要
な反転電圧の変化（約８Ｖ）を得るためには書き込み時
間は１０マイクロ秒も必要である。
【００１１】その原因の１つとしてチャネルホットエレ
クトロンの浮遊ゲートへの注入効率の悪さが上げられ
る。書き込み時、従来の構成のフラッシュ型ＥＥＰＲＯ
Ｍではチャネルホットエレクトロンの向きは散乱により
あらゆる方向を向いている。しかし、ソースからドレイ
ンの方向に電界がかかっているのでこの方向にチャネル
ホットエレクトロンの速度が速くなる。浮遊ゲートはこ
のチャネルホットエレクトロンの速度の方向にはないの
で、注入効率が非常に悪く、書き込みの効率が悪かっ
た。そのため書き込み速度や電圧の向上の要求が実現で
きなかったのである。
クトロンの浮遊ゲートへの注入効率の悪さが上げられ
る。書き込み時、従来の構成のフラッシュ型ＥＥＰＲＯ
Ｍではチャネルホットエレクトロンの向きは散乱により
あらゆる方向を向いている。しかし、ソースからドレイ
ンの方向に電界がかかっているのでこの方向にチャネル
ホットエレクトロンの速度が速くなる。浮遊ゲートはこ
のチャネルホットエレクトロンの速度の方向にはないの
で、注入効率が非常に悪く、書き込みの効率が悪かっ
た。そのため書き込み速度や電圧の向上の要求が実現で
きなかったのである。
【００１２】また、図１４（ｄ）の装置では、浮遊ゲー
ト１０３の周辺を尖らせて、データ消去（電子引き抜
き）の効率を向上させているが、この方法では効率は上
がるものの、電子が引き抜かれる部分が狭く限定される
ため、その部分での電流密度が大きくなり、酸化膜が破
壊される可能性が高まる。
ト１０３の周辺を尖らせて、データ消去（電子引き抜
き）の効率を向上させているが、この方法では効率は上
がるものの、電子が引き抜かれる部分が狭く限定される
ため、その部分での電流密度が大きくなり、酸化膜が破
壊される可能性が高まる。
【００１３】さらに、上記従来技術では、制御ゲート１
０９と浮遊ゲート１０３との間の配置関係が、制御ゲー
ト１０９のパターニング工程の際のマスクの合わせずれ
によって変動するため、結果的に実効チャネル長が正確
に決まらず、電気特性に大きなバラツキが生じる。
０９と浮遊ゲート１０３との間の配置関係が、制御ゲー
ト１０９のパターニング工程の際のマスクの合わせずれ
によって変動するため、結果的に実効チャネル長が正確
に決まらず、電気特性に大きなバラツキが生じる。
【００１４】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、ホットエレクトロンの注入効
率を向上させ、書き込み速度の向上あるいは書き込み電
圧の低下を図ることができ、しかも実効ゲート長が正確
に決まり特性バラツキが小さい不揮発性半導体記憶装置
およびその製造方法を提供することにある。
であり、その主な目的は、ホットエレクトロンの注入効
率を向上させ、書き込み速度の向上あるいは書き込み電
圧の低下を図ることができ、しかも実効ゲート長が正確
に決まり特性バラツキが小さい不揮発性半導体記憶装置
およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板
の前記第１表面領域に形成されたソース領域と、前記基
板の前記第２表面領域に形成されたドレイン領域と、前
記基板の前記表面上に形成された第１絶縁膜と、前記第
１絶縁膜上に形成された浮遊ゲートと、前記第１絶縁膜
上に形成され、第２絶縁膜を介して前記浮遊ゲートに容
量結合される制御ゲートとを備えた不揮発性半導体記憶
装置であって、前記第１絶縁膜は、前記第１表面領域上
に形成された第１ゲート絶縁膜部分と、前記段差側面領
域および前記第２表面領域上に形成された第２ゲート絶
縁膜部分とを含んでおり、前記制御ゲートは前記第１ゲ
ート絶縁膜部分上に形成されており、前記浮遊ゲートの
一部分は、前記第２ゲート絶縁膜部分を介して前記段差
側面領域に対向し、前記浮遊ゲートの他の一部分は、前
記第２絶縁膜を介して前記制御ゲートに隣接し、しか
も、前記第１絶縁膜を介して前記第１表面領域に対向
し、前記浮遊ゲートと前記制御ゲートとの境界が前記段
差側面領域から前記ソース領域の側に離れた位置の上に
存在している。
導体記憶装置は、第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板
の前記第１表面領域に形成されたソース領域と、前記基
板の前記第２表面領域に形成されたドレイン領域と、前
記基板の前記表面上に形成された第１絶縁膜と、前記第
１絶縁膜上に形成された浮遊ゲートと、前記第１絶縁膜
上に形成され、第２絶縁膜を介して前記浮遊ゲートに容
量結合される制御ゲートとを備えた不揮発性半導体記憶
装置であって、前記第１絶縁膜は、前記第１表面領域上
に形成された第１ゲート絶縁膜部分と、前記段差側面領
域および前記第２表面領域上に形成された第２ゲート絶
縁膜部分とを含んでおり、前記制御ゲートは前記第１ゲ
ート絶縁膜部分上に形成されており、前記浮遊ゲートの
一部分は、前記第２ゲート絶縁膜部分を介して前記段差
側面領域に対向し、前記浮遊ゲートの他の一部分は、前
記第２絶縁膜を介して前記制御ゲートに隣接し、しか
も、前記第１絶縁膜を介して前記第１表面領域に対向
し、前記浮遊ゲートと前記制御ゲートとの境界が前記段
差側面領域から前記ソース領域の側に離れた位置の上に
存在している。
【００１６】前記浮遊ゲートと前記制御ゲートとの間の
境界と、前記段差側面領域との距離のは、２０〜９０ｎ
ｍの範囲にあることが好ましく、３０〜５０ｎｍの範囲
内にあることが更に好ましい。
境界と、前記段差側面領域との距離のは、２０〜９０ｎ
ｍの範囲にあることが好ましく、３０〜５０ｎｍの範囲
内にあることが更に好ましい。
【００１７】
【００１８】前記第２絶縁膜と前記浮遊ゲートとの間
に、化学量論比よりもシリコン含有量が多い酸化シリコ
ン膜が設けられていてもよい。
に、化学量論比よりもシリコン含有量が多い酸化シリコ
ン膜が設けられていてもよい。
【００１９】
【００２０】
【００２１】本発明による不揮発性半導体記憶装置の製
造方法は、基板上に第１ゲート絶縁膜として機能する部
分を含む絶縁膜を形成する工程と、前記絶縁膜の前記第
１ゲート絶縁膜として機能する部分上に制御ゲートを形
成する工程と、前記制御ゲートの側面を、ボロンおよび
リンを含む酸化膜からなるサイドウォールで覆う工程
と、前記制御ゲートと前記サイドウォールをマスクとし
て、前記絶縁膜および前記基板の表面の一部をエッチン
グし、それによって前記基板の前記表面に凹部を形成す
る工程と、前記サイドウォールを選択的に除去する工程
と、前記制御ゲートの前記側面上に容量絶縁膜を形成
し、前記凹部内に第２ゲート絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記制御ゲートの側面と対向す
るとともに、前記第２ゲート絶縁膜を介して前記基板の
前記凹部の側面と対向する浮遊ゲートを形成する工程と
を包含する。
造方法は、基板上に第１ゲート絶縁膜として機能する部
分を含む絶縁膜を形成する工程と、前記絶縁膜の前記第
１ゲート絶縁膜として機能する部分上に制御ゲートを形
成する工程と、前記制御ゲートの側面を、ボロンおよび
リンを含む酸化膜からなるサイドウォールで覆う工程
と、前記制御ゲートと前記サイドウォールをマスクとし
て、前記絶縁膜および前記基板の表面の一部をエッチン
グし、それによって前記基板の前記表面に凹部を形成す
る工程と、前記サイドウォールを選択的に除去する工程
と、前記制御ゲートの前記側面上に容量絶縁膜を形成
し、前記凹部内に第２ゲート絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記制御ゲートの側面と対向す
るとともに、前記第２ゲート絶縁膜を介して前記基板の
前記凹部の側面と対向する浮遊ゲートを形成する工程と
を包含する。
【００２２】前記容量絶縁膜の形成工程は、前記サイド
ウォールを形成するよりも前に、前記容量絶縁膜を前記
制御ゲートの上面及び側面に形成することが好ましい。
ウォールを形成するよりも前に、前記容量絶縁膜を前記
制御ゲートの上面及び側面に形成することが好ましい。
【００２３】前記浮遊ゲートを形成する工程は、前記浮
遊ゲートの材料となる導電性薄膜を前記制御ゲートおよ
び前記基板の前記凹部を覆うように堆積する工程と、異
方性エッチング方法を用いて前記導電性薄膜をエッチバ
ックすることによって、前記導電性薄膜の一部を前記制
御ゲートの前記側面に隣接する位置に残存させる工程と
を包含することが好ましい。
遊ゲートの材料となる導電性薄膜を前記制御ゲートおよ
び前記基板の前記凹部を覆うように堆積する工程と、異
方性エッチング方法を用いて前記導電性薄膜をエッチバ
ックすることによって、前記導電性薄膜の一部を前記制
御ゲートの前記側面に隣接する位置に残存させる工程と
を包含することが好ましい。
【００２４】前記サイドウォールを形成する工程は、前
記サイドウォールの材料となる絶縁性薄膜を前記制御ゲ
ートを覆うように堆積する工程と、異方性エッチング方
法を用いて前記絶縁性薄膜をエッチバックすることによ
って、前記絶縁性薄膜の一部を前記制御ゲートの前記側
面に隣接する位置に残存させる工程とを包含することが
好ましい。
記サイドウォールの材料となる絶縁性薄膜を前記制御ゲ
ートを覆うように堆積する工程と、異方性エッチング方
法を用いて前記絶縁性薄膜をエッチバックすることによ
って、前記絶縁性薄膜の一部を前記制御ゲートの前記側
面に隣接する位置に残存させる工程とを包含することが
好ましい。
【００２５】
【００２６】
【００２７】前記容量絶縁膜を形成する工程は、前記制
御ゲートの前記側面および上面を酸化し、それによって
前記制御ゲートの表面を酸化膜で覆う工程を包含するよ
うにしてもよい。
御ゲートの前記側面および上面を酸化し、それによって
前記制御ゲートの表面を酸化膜で覆う工程を包含するよ
うにしてもよい。
【００２８】前記容量絶縁膜を形成する工程よりも前
に、前記制御ゲートの上面に絶縁膜を形成しておいても
よい。
に、前記制御ゲートの上面に絶縁膜を形成しておいても
よい。
【００２９】前記凹部内に前記第２ゲート絶縁膜を形成
する工程は、前記凹部の側面および底面を酸化するとと
もに、前記制御ゲートの前記側面を同時に酸化する工程
を包含してもよい。
する工程は、前記凹部の側面および底面を酸化するとと
もに、前記制御ゲートの前記側面を同時に酸化する工程
を包含してもよい。
【００３０】
【００３１】
【００３２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （実施形態１）図１（ａ）は、本実施形態にかかる不揮
発性半導体記憶装置の断面を示し、図１（ｂ）は、その
平面レイアウトを示している。本実施形態にかかる装置
は、ｎチャネルＭＯＳ型フラッシュＥＥＰＲＯＭであ
る。
基づいて説明する。 （実施形態１）図１（ａ）は、本実施形態にかかる不揮
発性半導体記憶装置の断面を示し、図１（ｂ）は、その
平面レイアウトを示している。本実施形態にかかる装置
は、ｎチャネルＭＯＳ型フラッシュＥＥＰＲＯＭであ
る。
【００３３】図示されているように、本実施形態の不揮
発性半導体記憶装置は、表面に段差が形成された半導体
基板（ｐ型シリコン基板）１を備えており、この段差に
よって、基板１の表面は相対的に高いレベルの表面領域
（第１表面領域）２１と相対的に低いレベルの表面領域
（第２表面領域）２２とに分かれている。第２表面領域
２２は、基板１の表面に形成された凹部の底面に相当し
ている。第１表面領域２１と第２表面領域２２との間の
レベル差（段差の大きさ）は、例えば５０ｎｍ〜７０ｎ
ｍである。
発性半導体記憶装置は、表面に段差が形成された半導体
基板（ｐ型シリコン基板）１を備えており、この段差に
よって、基板１の表面は相対的に高いレベルの表面領域
（第１表面領域）２１と相対的に低いレベルの表面領域
（第２表面領域）２２とに分かれている。第２表面領域
２２は、基板１の表面に形成された凹部の底面に相当し
ている。第１表面領域２１と第２表面領域２２との間の
レベル差（段差の大きさ）は、例えば５０ｎｍ〜７０ｎ
ｍである。
【００３４】本願明細書では、第１表面領域２１と第２
表面領域２２との間の表面領域を段差側面領域２３と称
することにする。段差側面領域２３によって第１表面領
域２１と第２表面領域２２とが連結されている。図１
（ａ）の断面図において、この段差側面領域２３は曲面
によって構成されているように記載されているが、第２
表面領域２２に対して実質的に垂直に形成された平面か
ら構成されていても良い。
表面領域２２との間の表面領域を段差側面領域２３と称
することにする。段差側面領域２３によって第１表面領
域２１と第２表面領域２２とが連結されている。図１
（ａ）の断面図において、この段差側面領域２３は曲面
によって構成されているように記載されているが、第２
表面領域２２に対して実質的に垂直に形成された平面か
ら構成されていても良い。
【００３５】半導体基板１の表面において、第１表面領
域２１には第１ゲート絶縁膜２が形成されており、第１
ゲート絶縁膜２上には制御ゲート３が設けられている。
制御ゲート３の上面はＨＴＯ（High Temperature Oxid
e）からなる絶縁性キャップ４で覆われ、側面は容量絶
縁膜７に覆われている。なお、制御ゲート３はワード線
に接続されるか、あるいは、制御ゲート３自体がワード
線として機能する。
域２１には第１ゲート絶縁膜２が形成されており、第１
ゲート絶縁膜２上には制御ゲート３が設けられている。
制御ゲート３の上面はＨＴＯ（High Temperature Oxid
e）からなる絶縁性キャップ４で覆われ、側面は容量絶
縁膜７に覆われている。なお、制御ゲート３はワード線
に接続されるか、あるいは、制御ゲート３自体がワード
線として機能する。
【００３６】一方、段差表面領域２３および第２表面領
域２２上には、トンネル酸化膜として機能する第２ゲー
ト絶縁膜８が形成されている。基板１の表面に形成され
ている第１ゲート絶縁膜２と第２ゲート絶縁膜８を全体
として第１絶縁膜と称し、容量絶縁膜７を第２絶縁膜と
称する場合がある。
域２２上には、トンネル酸化膜として機能する第２ゲー
ト絶縁膜８が形成されている。基板１の表面に形成され
ている第１ゲート絶縁膜２と第２ゲート絶縁膜８を全体
として第１絶縁膜と称し、容量絶縁膜７を第２絶縁膜と
称する場合がある。
【００３７】容量絶縁膜７を介して制御ゲート３に容量
結合される浮遊ゲート９は、制御ゲート３の片側の側面
と基板１の段差側面領域２３とを覆うように形成されて
おり、その形状はゲート電極のサイドウォールスペーサ
に似ている。通常のサイドウォールスペーサは絶縁性材
料から形成されているが、浮遊ゲート９は導電性材料か
ら形成されている。このような構成のため、浮遊ゲート
９の一部分は、第２ゲート絶縁膜８を介して段差側面領
域２３に対向し、浮遊ゲートの他の一部分は容量絶縁膜
７を介して制御ゲート３の側面に対向している。制御ゲ
ート３の他方の側面には、導電性サイドウォール１０が
形成されている。
結合される浮遊ゲート９は、制御ゲート３の片側の側面
と基板１の段差側面領域２３とを覆うように形成されて
おり、その形状はゲート電極のサイドウォールスペーサ
に似ている。通常のサイドウォールスペーサは絶縁性材
料から形成されているが、浮遊ゲート９は導電性材料か
ら形成されている。このような構成のため、浮遊ゲート
９の一部分は、第２ゲート絶縁膜８を介して段差側面領
域２３に対向し、浮遊ゲートの他の一部分は容量絶縁膜
７を介して制御ゲート３の側面に対向している。制御ゲ
ート３の他方の側面には、導電性サイドウォール１０が
形成されている。
【００３８】ドレイン領域は、段差側面領域２３に形成
された低濃度不純物層１１と、第２表面領域２２に形成
された高濃度不純物層１３とを有している。本願明細書
では、ドレイン領域の低濃度不純物層１１を「低濃度ド
レイン領域」と称し、高濃度不純物層１３を「高濃度ド
レイン領域」と称することとする。高濃度ドレイン領域
１３は、図示されるように、第２表面領域２２から段差
側面を経て、第１表面領域２１と同レベルの表面領域に
まで延びていても良いし、あるいは、第２表面領域２２
内に完全に含まれていても良い。
された低濃度不純物層１１と、第２表面領域２２に形成
された高濃度不純物層１３とを有している。本願明細書
では、ドレイン領域の低濃度不純物層１１を「低濃度ド
レイン領域」と称し、高濃度不純物層１３を「高濃度ド
レイン領域」と称することとする。高濃度ドレイン領域
１３は、図示されるように、第２表面領域２２から段差
側面を経て、第１表面領域２１と同レベルの表面領域に
まで延びていても良いし、あるいは、第２表面領域２２
内に完全に含まれていても良い。
【００３９】第１表面領域２１に形成されたソース領域
は、導電性サイドウォール１０の下方に形成された低濃
度不純物層１２と、低濃度不純物１２に接続された高濃
度不純物層１４とを有している。本願明細書では、ソー
ス領域の低濃度不純物層１２および高濃度不純物層１４
を、それぞれ、「低濃度ソース領域」および「高濃度ソ
ース領域」と称する。なお、低濃度ドレイン領域１１と
低濃度ソース領域１２との間にはチャネル領域が形成さ
れる。
は、導電性サイドウォール１０の下方に形成された低濃
度不純物層１２と、低濃度不純物１２に接続された高濃
度不純物層１４とを有している。本願明細書では、ソー
ス領域の低濃度不純物層１２および高濃度不純物層１４
を、それぞれ、「低濃度ソース領域」および「高濃度ソ
ース領域」と称する。なお、低濃度ドレイン領域１１と
低濃度ソース領域１２との間にはチャネル領域が形成さ
れる。
【００４０】図１（ｂ）は、図１（ａ）の装置の平面レ
イアウトを示しており、隣接する他の装置（不図示）か
らは素子分離層によって分離されている。素子分離層に
囲まれた領域を活性領域４０と称する。凹部２０は、活
性領域４０内に形成されている。図１（ｂ）に示すレイ
アウトでは、制御ゲート３はワードラインを兼ねてお
り、複数の不揮発性半導体記憶装置（不揮発性メモリセ
ル）に接続されている。これに対して、浮遊ゲート９は
セル毎に分離されている。図１（ｂ）から、浮遊ゲート
９が段差側面領域２３を跨ぐように配置されていること
がわかる。
イアウトを示しており、隣接する他の装置（不図示）か
らは素子分離層によって分離されている。素子分離層に
囲まれた領域を活性領域４０と称する。凹部２０は、活
性領域４０内に形成されている。図１（ｂ）に示すレイ
アウトでは、制御ゲート３はワードラインを兼ねてお
り、複数の不揮発性半導体記憶装置（不揮発性メモリセ
ル）に接続されている。これに対して、浮遊ゲート９は
セル毎に分離されている。図１（ｂ）から、浮遊ゲート
９が段差側面領域２３を跨ぐように配置されていること
がわかる。
【００４１】次に、図２（ａ）から（ｄ）および図３
（ａ）から（ｄ）を参照しながら、上記不揮発性半導体
記憶装置の製造方法を説明する。
（ａ）から（ｄ）を参照しながら、上記不揮発性半導体
記憶装置の製造方法を説明する。
【００４２】まず、図２（ａ）に示すように、ｐ型単結
晶シリコンからなる半導体基板１の表面を熱酸化し、そ
れによって半導体基板１の表面に厚さ１３〜１７ｎｍの
絶縁膜を形成する。この絶縁膜は、最終的に第１ゲート
絶縁膜２として機能する部分を含む絶縁膜である。次
に、ＣＶＤ法によってポリシリコン薄膜およびシリコン
酸化膜（ＨＴＯ膜）を堆積した後、公知のリソグラフィ
技術およびドライエッチング技術を用いてポリシリコン
薄膜およびシリコン酸化膜をパターニングし、それによ
ってポリシリコンからなる制御ゲート３を形成する。制
御ゲート３の上面は、ＨＴＯ膜からなる絶縁性キャップ
４で覆われている。
晶シリコンからなる半導体基板１の表面を熱酸化し、そ
れによって半導体基板１の表面に厚さ１３〜１７ｎｍの
絶縁膜を形成する。この絶縁膜は、最終的に第１ゲート
絶縁膜２として機能する部分を含む絶縁膜である。次
に、ＣＶＤ法によってポリシリコン薄膜およびシリコン
酸化膜（ＨＴＯ膜）を堆積した後、公知のリソグラフィ
技術およびドライエッチング技術を用いてポリシリコン
薄膜およびシリコン酸化膜をパターニングし、それによ
ってポリシリコンからなる制御ゲート３を形成する。制
御ゲート３の上面は、ＨＴＯ膜からなる絶縁性キャップ
４で覆われている。
【００４３】次に、図２（ｂ）に示すように、制御ゲー
ト３の側面を酸化し、それによって制御ゲート３の側面
に厚さ１８〜２４ｎｍの容量絶縁膜７を形成した後、厚
さ４０〜７０ｎｍのＢＰＳＧ膜２５を基板１の全面に堆
積する。
ト３の側面を酸化し、それによって制御ゲート３の側面
に厚さ１８〜２４ｎｍの容量絶縁膜７を形成した後、厚
さ４０〜７０ｎｍのＢＰＳＧ膜２５を基板１の全面に堆
積する。
【００４４】この後、異方性エッチング技術を用いてＢ
ＰＳＧ膜２５をその表面からエッチバックし、図２
（ｃ）に示すようなＢＰＳＧ膜からなるサイドウォール
５を制御ゲート３の側壁部分に形成する。ＢＰＳＧサイ
ドウォール５の厚さ（制御ゲート３の側面に垂直な方向
に沿って計測したサイズ）は、３０〜６０ｎｍとなる。
このサイズは、堆積するＢＰＳＧ膜２５の厚さによって
制御できる。
ＰＳＧ膜２５をその表面からエッチバックし、図２
（ｃ）に示すようなＢＰＳＧ膜からなるサイドウォール
５を制御ゲート３の側壁部分に形成する。ＢＰＳＧサイ
ドウォール５の厚さ（制御ゲート３の側面に垂直な方向
に沿って計測したサイズ）は、３０〜６０ｎｍとなる。
このサイズは、堆積するＢＰＳＧ膜２５の厚さによって
制御できる。
【００４５】次に、図２（ｄ）に示すように、公知のリ
ソグラフィ技術によってレジストマスク６を基板１上に
形成する。その後、レジストマスク６、制御ゲート３上
の絶縁性キャップ４、およびＢＰＳＧサイドウォール５
をマスクとして基板１の表面を部分的にエッチングし、
基板１の表面に深さ３０〜５０ ｎｍの凹部２０を形成
する。この凹部２０の形成によって、基板１の表面は、
第１表面領域２１、第２表面領域２２および段差側面領
域２３に分かれる。なお、制御ゲート３上の絶縁性キャ
ップ４は、基板１のエッチングに際して制御ゲート３を
保護する。次に、気相フッ酸（vapor HF）によりＢＰＳ
Ｇサイドウォール５を選択的に除去し、図３（ａ）に示
す構造を得る。気相フッ酸によるＢＰＳＧ膜のエッチン
グレ−トは、熱酸化膜（第２のゲート酸化膜）のエッチ
ングレートと比較して１００倍以上あるため、容量絶縁
膜７はほとんどエッチングされない。
ソグラフィ技術によってレジストマスク６を基板１上に
形成する。その後、レジストマスク６、制御ゲート３上
の絶縁性キャップ４、およびＢＰＳＧサイドウォール５
をマスクとして基板１の表面を部分的にエッチングし、
基板１の表面に深さ３０〜５０ ｎｍの凹部２０を形成
する。この凹部２０の形成によって、基板１の表面は、
第１表面領域２１、第２表面領域２２および段差側面領
域２３に分かれる。なお、制御ゲート３上の絶縁性キャ
ップ４は、基板１のエッチングに際して制御ゲート３を
保護する。次に、気相フッ酸（vapor HF）によりＢＰＳ
Ｇサイドウォール５を選択的に除去し、図３（ａ）に示
す構造を得る。気相フッ酸によるＢＰＳＧ膜のエッチン
グレ−トは、熱酸化膜（第２のゲート酸化膜）のエッチ
ングレートと比較して１００倍以上あるため、容量絶縁
膜７はほとんどエッチングされない。
【００４６】次に、基板１の表面を熱酸化し、凹部２０
の内側（第２表面領域２２および段差側面領域２３）上
に第２ゲート絶縁膜（厚さ７〜１０ｎｍ）８を形成す
る。
の内側（第２表面領域２２および段差側面領域２３）上
に第２ゲート絶縁膜（厚さ７〜１０ｎｍ）８を形成す
る。
【００４７】図３（ｂ）に示すように、ｎ型不純物イオ
ンを基板１の表面に注入し低濃度ドレイン領域１１およ
び低濃度ソース領域１２として機能する部分を含む不純
物拡散層を形成する。この後、図３（ｃ）に示すよう
に、基板１の表面全面に厚さ１５０〜２００ｎｍのポリ
シリコン膜３０を堆積し、その後、ポリシリコン膜３０
をその表面からエッチバックする。図３（ｄ）に示すよ
うに、このエッチバックによってポリシリコン膜３０の
一部を制御ゲート３の側壁部分に残存させ、それによっ
てサイドウォール状浮遊ゲート９を形成する。このと
き、導電性サイドウォール１０も浮遊ゲート９とともに
形成されるが、導電性サイドウォール１０は不揮発性メ
モリの動作には特に影響を与えない。
ンを基板１の表面に注入し低濃度ドレイン領域１１およ
び低濃度ソース領域１２として機能する部分を含む不純
物拡散層を形成する。この後、図３（ｃ）に示すよう
に、基板１の表面全面に厚さ１５０〜２００ｎｍのポリ
シリコン膜３０を堆積し、その後、ポリシリコン膜３０
をその表面からエッチバックする。図３（ｄ）に示すよ
うに、このエッチバックによってポリシリコン膜３０の
一部を制御ゲート３の側壁部分に残存させ、それによっ
てサイドウォール状浮遊ゲート９を形成する。このと
き、導電性サイドウォール１０も浮遊ゲート９とともに
形成されるが、導電性サイドウォール１０は不揮発性メ
モリの動作には特に影響を与えない。
【００４８】次に、制御ゲート５、浮遊ゲート９および
絶縁性サイドウォール１０を注入マスクとして用い、ひ
素イオンを基板表面に注入する。このイオン注入によっ
て、基板１中にｎ型の高濃度不純物層１３および１４を
形成する。高濃度不純物層１３は高濃度ドレイン領域に
なり、高濃度不純物層１４は高濃度ソース領域となる。
絶縁性サイドウォール１０を注入マスクとして用い、ひ
素イオンを基板表面に注入する。このイオン注入によっ
て、基板１中にｎ型の高濃度不純物層１３および１４を
形成する。高濃度不純物層１３は高濃度ドレイン領域に
なり、高濃度不純物層１４は高濃度ソース領域となる。
【００４９】上記製造方法によれば、容量絶縁膜７をシ
リコン基板１のエッチング時に保護するため、ＢＰＳＧ
サイドウォール５を用いる。ＢＰＳＧは気相フッ酸によ
り容易に除去でき、また通常の熱酸化膜に対する選択比
を、例えば１００以上という非常に高い値にすることが
できるため、容量絶縁膜７の一時的な保護膜として好適
である。なお、ＢＰＳＧの代わりに、シリコン窒化（Ｓ
ｉＮx）膜を用いてサイドウォール５を形成しても良
い。その場合、ＳｉＮxサイドウォール５は燐酸によっ
て選択的に除去できる。
リコン基板１のエッチング時に保護するため、ＢＰＳＧ
サイドウォール５を用いる。ＢＰＳＧは気相フッ酸によ
り容易に除去でき、また通常の熱酸化膜に対する選択比
を、例えば１００以上という非常に高い値にすることが
できるため、容量絶縁膜７の一時的な保護膜として好適
である。なお、ＢＰＳＧの代わりに、シリコン窒化（Ｓ
ｉＮx）膜を用いてサイドウォール５を形成しても良
い。その場合、ＳｉＮxサイドウォール５は燐酸によっ
て選択的に除去できる。
【００５０】段差側面領域２３の位置は、制御ゲート３
のエッジの位置から、容量絶縁膜７の厚さおよびＢＰＳ
Ｇサイドウォール５の厚さの合計分だけシフトしてお
り、段差側面領域２３の位置は制御ゲート３に対して自
己整合している。容量絶縁膜７の厚さおよびＢＰＳＧサ
イドウォール５の厚さは、いずれも、マスクアライメン
ト精度よりも高い精度で制御できるので、段差側面領域
２３と制御ゲート３のエッジとの間の距離（ギャップ）
は高い精度で制御できる。このギャップは、不揮発性メ
モリーの書き込み特性を決める重要なパラメータであ
る。本製造方法によれば、このギャップが高精度に再現
性良く制御された装置を提供できる。
のエッジの位置から、容量絶縁膜７の厚さおよびＢＰＳ
Ｇサイドウォール５の厚さの合計分だけシフトしてお
り、段差側面領域２３の位置は制御ゲート３に対して自
己整合している。容量絶縁膜７の厚さおよびＢＰＳＧサ
イドウォール５の厚さは、いずれも、マスクアライメン
ト精度よりも高い精度で制御できるので、段差側面領域
２３と制御ゲート３のエッジとの間の距離（ギャップ）
は高い精度で制御できる。このギャップは、不揮発性メ
モリーの書き込み特性を決める重要なパラメータであ
る。本製造方法によれば、このギャップが高精度に再現
性良く制御された装置を提供できる。
【００５１】また、本製造方法によれば、浮遊ゲート９
は制御ゲート３に対して自己整合的に形成され、浮遊ゲ
ート９の位置は制御ゲート３に対して自己整合してい
る。前述のように、段差側面領域２３も制御ゲート３に
対して自己整合しているため、浮遊ゲート９と段差側面
領域２３との配置関係も高精度で再現性良く制御される
ことになる。
は制御ゲート３に対して自己整合的に形成され、浮遊ゲ
ート９の位置は制御ゲート３に対して自己整合してい
る。前述のように、段差側面領域２３も制御ゲート３に
対して自己整合しているため、浮遊ゲート９と段差側面
領域２３との配置関係も高精度で再現性良く制御される
ことになる。
【００５２】本装置によれば、データ書き込みに際し
て、例えば、ソース領域１４に０Ｖ、ドレイン領域１３
に５Ｖ、制御ゲート３には１０Ｖの電圧が印加され、浮
遊ゲート９の電位は約５Ｖになる。その結果、ドレイン
近傍でチャネルホットエレクトロンが発生する。チャネ
ルホットエレクトロンの向きは、散乱によりあらゆる方
向に向いているが、ソース、ドレイン間に電界がかかっ
ているのでソース領域からドレイン領域に向かうホット
エレクトロンの速度が大きくなっている。本実施形態の
構造によれば、チャネルホットエレクトロンの速度ベク
トル方向に浮遊ゲート９が配置されているため、エレク
トロンの注入効率が非常に高くなる。
て、例えば、ソース領域１４に０Ｖ、ドレイン領域１３
に５Ｖ、制御ゲート３には１０Ｖの電圧が印加され、浮
遊ゲート９の電位は約５Ｖになる。その結果、ドレイン
近傍でチャネルホットエレクトロンが発生する。チャネ
ルホットエレクトロンの向きは、散乱によりあらゆる方
向に向いているが、ソース、ドレイン間に電界がかかっ
ているのでソース領域からドレイン領域に向かうホット
エレクトロンの速度が大きくなっている。本実施形態の
構造によれば、チャネルホットエレクトロンの速度ベク
トル方向に浮遊ゲート９が配置されているため、エレク
トロンの注入効率が非常に高くなる。
【００５３】また、第１ゲート絶縁膜２上において制御
ゲート３および浮遊ゲート９が薄い容量絶縁膜７を介し
て横方向に隣接しているため、チャネル領域内の電位勾
配（水平方向の電界強度）は、制御ゲート３と浮遊ゲー
ト９との間の真下において非常に鋭いピークを示す。こ
の高電界によってチャネル領域内の電子のエネルギーは
著しく増大し、注入効率は更に向上することになる。ま
た、制御ゲート３のエッジと段差側面領域２３との間の
距離（ギャップ）が小さいため、水平方向電界強度のピ
ーク位置が段差側面領域２３に近く、このことが注入効
率を更に向上させる。
ゲート３および浮遊ゲート９が薄い容量絶縁膜７を介し
て横方向に隣接しているため、チャネル領域内の電位勾
配（水平方向の電界強度）は、制御ゲート３と浮遊ゲー
ト９との間の真下において非常に鋭いピークを示す。こ
の高電界によってチャネル領域内の電子のエネルギーは
著しく増大し、注入効率は更に向上することになる。ま
た、制御ゲート３のエッジと段差側面領域２３との間の
距離（ギャップ）が小さいため、水平方向電界強度のピ
ーク位置が段差側面領域２３に近く、このことが注入効
率を更に向上させる。
【００５４】このように本実施形態によれば、注入効率
が飛躍的に高くなる結果、書き込み時間が大幅に短縮さ
れ、また、書き込み電圧を低くすることが可能になる。
が飛躍的に高くなる結果、書き込み時間が大幅に短縮さ
れ、また、書き込み電圧を低くすることが可能になる。
【００５５】（実施形態２）次に、本発明による第２の
実施形態を説明する。
実施形態を説明する。
【００５６】図４は、本実施形態にかかる不揮発性半導
体記憶装置の断面を示している。
体記憶装置の断面を示している。
【００５７】この装置と、第１の実施形態の装置との差
異は、本実施形態では容量絶縁膜７が制御ゲート３の側
面のみならず上面をも覆っており、ＨＴＯからなる絶縁
性キャップが設けられてない点にある。その他の部分で
は、本実施形態の構成は第１の実施形態の構成と同じで
あり、両実施形態に共通する要素についての説明は省略
する。
異は、本実施形態では容量絶縁膜７が制御ゲート３の側
面のみならず上面をも覆っており、ＨＴＯからなる絶縁
性キャップが設けられてない点にある。その他の部分で
は、本実施形態の構成は第１の実施形態の構成と同じで
あり、両実施形態に共通する要素についての説明は省略
する。
【００５８】以下に、図４の装置の製造方法を説明す
る。
る。
【００５９】まず、図５（ａ）に示すように、ｐ型単結
晶シリコンからなる半導体基板１の表面を熱酸化し、そ
れによって半導体基板１の表面に厚さ１３〜１７ｎｍの
絶縁膜を形成する。この絶縁膜は、最終的に第１ゲート
絶縁膜２として機能する部分を含む絶縁膜である。次
に、ＣＶＤ法によってポリシリコン薄膜を堆積した後、
公知のリソグラフィ技術およびドライエッチング技術を
用いてポリシリコン薄膜をパターニングし、それによっ
てポリシリコンからなる制御ゲート３を形成する。次
に、制御ゲート３の表面（側面および上面）を酸化し、
それによって制御ゲート３の側面および上面に厚さ１８
〜２４ｎｍの容量絶縁膜７を形成する。
晶シリコンからなる半導体基板１の表面を熱酸化し、そ
れによって半導体基板１の表面に厚さ１３〜１７ｎｍの
絶縁膜を形成する。この絶縁膜は、最終的に第１ゲート
絶縁膜２として機能する部分を含む絶縁膜である。次
に、ＣＶＤ法によってポリシリコン薄膜を堆積した後、
公知のリソグラフィ技術およびドライエッチング技術を
用いてポリシリコン薄膜をパターニングし、それによっ
てポリシリコンからなる制御ゲート３を形成する。次
に、制御ゲート３の表面（側面および上面）を酸化し、
それによって制御ゲート３の側面および上面に厚さ１８
〜２４ｎｍの容量絶縁膜７を形成する。
【００６０】次に、厚さ３０〜７０ｎｍのＢＰＳＧ膜を
基板１の全面に堆積した後、ＢＰＳＧ膜をその表面から
エッチバックし、図５（ｂ）に示すようなＢＰＳＧ膜か
らなるサイドウォール５を制御ゲート３の側壁部分に形
成する。ＢＰＳＧサイドウォール５の厚さ（制御ゲート
３の側面に垂直な方向に沿って計測したサイズ）は、３
０〜６０ｎｍとなる。
基板１の全面に堆積した後、ＢＰＳＧ膜をその表面から
エッチバックし、図５（ｂ）に示すようなＢＰＳＧ膜か
らなるサイドウォール５を制御ゲート３の側壁部分に形
成する。ＢＰＳＧサイドウォール５の厚さ（制御ゲート
３の側面に垂直な方向に沿って計測したサイズ）は、３
０〜６０ｎｍとなる。
【００６１】次に、図５（ｃ）に示すように、公知のリ
ソグラフィ技術によってレジストマスク６を基板１上に
形成した後、レジストマスク６、制御ゲート３上の容量
絶縁膜７、およびＢＰＳＧサイドウォール５をマスクと
して基板１の表面を部分的にエッチングし、基板１の表
面に深さ３０〜５０ ｎｍの凹部２０を形成する。この
凹部２０の形成によって、基板１の表面は、第１表面領
域２１、第２表面領域２２および段差側面領域２３に分
かれる。
ソグラフィ技術によってレジストマスク６を基板１上に
形成した後、レジストマスク６、制御ゲート３上の容量
絶縁膜７、およびＢＰＳＧサイドウォール５をマスクと
して基板１の表面を部分的にエッチングし、基板１の表
面に深さ３０〜５０ ｎｍの凹部２０を形成する。この
凹部２０の形成によって、基板１の表面は、第１表面領
域２１、第２表面領域２２および段差側面領域２３に分
かれる。
【００６２】次に、気相フッ酸（ｖａｐｏｒ ＨＦ）に
よりＢＰＳＧサイドウォール５を選択的に除去し、図６
（ａ）に示す構造を得る。前述したように、気相フッ酸
によるＢＰＳＧ膜のエッチングレ−トは、熱酸化膜（第
２のゲート酸化膜）のエッチングレートと比較して１０
０倍以上あるため、容量絶縁膜７はほとんどエッチング
されない。
よりＢＰＳＧサイドウォール５を選択的に除去し、図６
（ａ）に示す構造を得る。前述したように、気相フッ酸
によるＢＰＳＧ膜のエッチングレ−トは、熱酸化膜（第
２のゲート酸化膜）のエッチングレートと比較して１０
０倍以上あるため、容量絶縁膜７はほとんどエッチング
されない。
【００６３】次に、基板１の表面を熱酸化し、凹部の内
側（第２表面領域２２および段差側面領域２３）上に第
２ゲート絶縁膜（厚さ７〜１０ｎｍ）８を形成する。こ
の後、ｎ型不純物イオンを基板１の表面に注入し低濃度
ドレイン領域１１および低濃度ソース領域１２として機
能する部分を含むｎ型不純物拡散層を形成する。この
後、基板１の表面全面に厚さ１５０〜２００ｎｍのポリ
シリコン膜を堆積し、その後、ポリシリコン膜をその表
面からエッチバックする。このエッチバックによってポ
リシリコン膜の一部を制御ゲート３の側壁部分に残存さ
せ、それによって図６（ｂ）に示すサイドウォール状浮
遊ゲート９を形成する。このとき、導電性サイドウォー
ル１０も浮遊ゲート９と形成されるが、導電性サイドウ
ォール１０は不揮発性メモリの動作には特に影響を与え
ない。
側（第２表面領域２２および段差側面領域２３）上に第
２ゲート絶縁膜（厚さ７〜１０ｎｍ）８を形成する。こ
の後、ｎ型不純物イオンを基板１の表面に注入し低濃度
ドレイン領域１１および低濃度ソース領域１２として機
能する部分を含むｎ型不純物拡散層を形成する。この
後、基板１の表面全面に厚さ１５０〜２００ｎｍのポリ
シリコン膜を堆積し、その後、ポリシリコン膜をその表
面からエッチバックする。このエッチバックによってポ
リシリコン膜の一部を制御ゲート３の側壁部分に残存さ
せ、それによって図６（ｂ）に示すサイドウォール状浮
遊ゲート９を形成する。このとき、導電性サイドウォー
ル１０も浮遊ゲート９と形成されるが、導電性サイドウ
ォール１０は不揮発性メモリの動作には特に影響を与え
ない。
【００６４】次に、制御ゲート３、浮遊ゲート９および
絶縁性サイドウォール１０を注入マスクとして用い、ひ
素イオンを基板表面に注入する。このイオン注入によっ
て、シリコン基板中にｎ型の高濃度不純物層１３および
１４を形成する。高濃度不純物層１３は高濃度ドレイン
領域になり、高濃度不純物層１４は高濃度ソース領域と
なる。
絶縁性サイドウォール１０を注入マスクとして用い、ひ
素イオンを基板表面に注入する。このイオン注入によっ
て、シリコン基板中にｎ型の高濃度不純物層１３および
１４を形成する。高濃度不純物層１３は高濃度ドレイン
領域になり、高濃度不純物層１４は高濃度ソース領域と
なる。
【００６５】本実施形態の製造方法では、制御ゲート３
上に形成された容量絶縁膜７がシリコン基板１のエッチ
ングに際して、制御ゲート３を保護する。第１の実施形
態の製造方法と比較して本実施形態の工程数は少なく、
プロセスの低コスト化が計れる。
上に形成された容量絶縁膜７がシリコン基板１のエッチ
ングに際して、制御ゲート３を保護する。第１の実施形
態の製造方法と比較して本実施形態の工程数は少なく、
プロセスの低コスト化が計れる。
【００６６】（実施形態３）次に、図７（ａ）から
（ｃ）および図８（ａ）および（ｂ）を参照しながら、
図１の装置の他の製造方法を説明する。
（ｃ）および図８（ａ）および（ｂ）を参照しながら、
図１の装置の他の製造方法を説明する。
【００６７】まず、図７（ａ）に示すように、ｐ型単結
晶シリコンからなる半導体基板１の表面を熱酸化し、そ
れによって半導体基板１の表面に厚さ１３〜１７ｎｍの
絶縁膜を形成する。この絶縁膜は、最終的に第１ゲート
絶縁膜２として機能する部分を含む膜（第１絶縁膜）で
ある。次に、ＣＶＤ法によってポリシリコン薄膜および
シリコン酸化膜（ＨＴＯ膜）を堆積した後、公知のリソ
グラフィ技術およびドライエッチング技術を用いてポリ
シリコン薄膜およびシリコン酸化膜をパターニングし、
それによってポリシリコンからなる制御ゲート３を形成
する。制御ゲート３の上面は、ＨＴＯ膜からなる絶縁性
キャップ４で覆われている。本実施形態では、この段階
で容量絶縁膜７を形成しない。
晶シリコンからなる半導体基板１の表面を熱酸化し、そ
れによって半導体基板１の表面に厚さ１３〜１７ｎｍの
絶縁膜を形成する。この絶縁膜は、最終的に第１ゲート
絶縁膜２として機能する部分を含む膜（第１絶縁膜）で
ある。次に、ＣＶＤ法によってポリシリコン薄膜および
シリコン酸化膜（ＨＴＯ膜）を堆積した後、公知のリソ
グラフィ技術およびドライエッチング技術を用いてポリ
シリコン薄膜およびシリコン酸化膜をパターニングし、
それによってポリシリコンからなる制御ゲート３を形成
する。制御ゲート３の上面は、ＨＴＯ膜からなる絶縁性
キャップ４で覆われている。本実施形態では、この段階
で容量絶縁膜７を形成しない。
【００６８】次に、図７（ｂ）に示すように、制御ゲー
ト３の側面に容量絶縁膜を形成する前に、ＢＰＳＧ膜か
らなるサイドウォール５を制御ゲート３の側壁部分に形
成する。ＢＰＳＧサイドウォール５の厚さ（制御ゲート
３の側面に垂直な方向に沿って計測したサイズ）は、３
０〜６０ｎｍとする。
ト３の側面に容量絶縁膜を形成する前に、ＢＰＳＧ膜か
らなるサイドウォール５を制御ゲート３の側壁部分に形
成する。ＢＰＳＧサイドウォール５の厚さ（制御ゲート
３の側面に垂直な方向に沿って計測したサイズ）は、３
０〜６０ｎｍとする。
【００６９】次に、図７（ｃ）に示すように、公知のリ
ソグラフィ技術によってレジストマスク６を基板１上に
形成した後、レジストマスク６、制御ゲート３上の絶縁
性キャップ４、およびＢＰＳＧサイドウォール５をマス
クとして基板１の表面を部分的にエッチングし、基板１
の表面に深さ３０〜５０ ｎｍの凹部２０を形成する。
この凹部２０の形成によって、基板１の表面は、第１表
面領域２１、第２表面領域２２および段差側面領域２３
に分かれる。なお、制御ゲート３上の絶縁性キャップ４
は、基板１のエッチングに際して制御ゲート３を保護す
る。次に、気相フッ酸（ｖａｐｏｒ ＨＦ）によりＢＰ
ＳＧサイドウォール５を選択的に除去する。本実施形態
の場合、サイドウォール５と制御ゲート３との間に容量
絶縁膜７は存在しないため、サイドウォール５のエッチ
ングレートが容量絶縁膜７のエッチングレートよりも格
段に大きな値を示すようにする必要なはい。しかし、サ
イドウォール５をエッチングする際に、他の酸化膜（素
子分離層）などができる限りエッチングされないように
することが好ましいので、サイドウォール５の材料とし
ては、やはりＢＰＳＧが好適である。また、ＢＰＳＧに
代えて、例えばＳｉＮを用いると、その除去には燐酸ボ
イルが必要になる。燐酸ボイルによれば、シリコンもあ
る程度はエッチングされるため、シリコン番１の凹部が
更に深くエッチングされるともに、表面荒れが生じるお
それがある。
ソグラフィ技術によってレジストマスク６を基板１上に
形成した後、レジストマスク６、制御ゲート３上の絶縁
性キャップ４、およびＢＰＳＧサイドウォール５をマス
クとして基板１の表面を部分的にエッチングし、基板１
の表面に深さ３０〜５０ ｎｍの凹部２０を形成する。
この凹部２０の形成によって、基板１の表面は、第１表
面領域２１、第２表面領域２２および段差側面領域２３
に分かれる。なお、制御ゲート３上の絶縁性キャップ４
は、基板１のエッチングに際して制御ゲート３を保護す
る。次に、気相フッ酸（ｖａｐｏｒ ＨＦ）によりＢＰ
ＳＧサイドウォール５を選択的に除去する。本実施形態
の場合、サイドウォール５と制御ゲート３との間に容量
絶縁膜７は存在しないため、サイドウォール５のエッチ
ングレートが容量絶縁膜７のエッチングレートよりも格
段に大きな値を示すようにする必要なはい。しかし、サ
イドウォール５をエッチングする際に、他の酸化膜（素
子分離層）などができる限りエッチングされないように
することが好ましいので、サイドウォール５の材料とし
ては、やはりＢＰＳＧが好適である。また、ＢＰＳＧに
代えて、例えばＳｉＮを用いると、その除去には燐酸ボ
イルが必要になる。燐酸ボイルによれば、シリコンもあ
る程度はエッチングされるため、シリコン番１の凹部が
更に深くエッチングされるともに、表面荒れが生じるお
それがある。
【００７０】次に、図８（ａ）に示すように、制御ゲー
ト３の側面と基板１の表面を同時に熱酸化することによ
って、制御ゲート３の側面に容量絶縁膜（厚さ１４〜２
０ｎｍ）７を形成するとともに、凹部の内側（第２表面
領域２２および段差側面領域２３）上に第２ゲート絶縁
膜（厚さ７〜１０ｎｍ）８を形成する。制御ゲート３が
リンを高濃度にド−プしたポリシリコン（リン濃度：２
×１０20ｃm-3）から形成されている場合、容量絶縁膜
７の厚さは第２ゲート絶縁膜８の厚さの約２倍になる。
この後、ｎ型不純物イオンを基板１の表面に注入し低濃
度ドレイン領域１１および低濃度ソース領域１２として
機能する部分を含む不純物拡散層を形成する。
ト３の側面と基板１の表面を同時に熱酸化することによ
って、制御ゲート３の側面に容量絶縁膜（厚さ１４〜２
０ｎｍ）７を形成するとともに、凹部の内側（第２表面
領域２２および段差側面領域２３）上に第２ゲート絶縁
膜（厚さ７〜１０ｎｍ）８を形成する。制御ゲート３が
リンを高濃度にド−プしたポリシリコン（リン濃度：２
×１０20ｃm-3）から形成されている場合、容量絶縁膜
７の厚さは第２ゲート絶縁膜８の厚さの約２倍になる。
この後、ｎ型不純物イオンを基板１の表面に注入し低濃
度ドレイン領域１１および低濃度ソース領域１２として
機能する部分を含む不純物拡散層を形成する。
【００７１】次に、図８（ｂ）に示すように、ポリシリ
コン膜からなるサイドウォール状浮遊ゲート９を形成す
る。このとき、導電性サイドウォール１０も浮遊ゲート
９と形成されるが、導電性サイドウォール１０は不揮発
性メモリの動作には特に影響を与えない。この後、制御
ゲート３、浮遊ゲート９および絶縁性サイドウォール１
０を注入マスクとして用い、ひ素イオンを基板表面に注
入する。このイオン注入によって、シリコン基板中にｎ
型の高濃度不純物層１３および１４を形成する。高濃度
不純物層１３は高濃度ドレイン領域になり、高濃度不純
物層１４は高濃度ソース領域となる。
コン膜からなるサイドウォール状浮遊ゲート９を形成す
る。このとき、導電性サイドウォール１０も浮遊ゲート
９と形成されるが、導電性サイドウォール１０は不揮発
性メモリの動作には特に影響を与えない。この後、制御
ゲート３、浮遊ゲート９および絶縁性サイドウォール１
０を注入マスクとして用い、ひ素イオンを基板表面に注
入する。このイオン注入によって、シリコン基板中にｎ
型の高濃度不純物層１３および１４を形成する。高濃度
不純物層１３は高濃度ドレイン領域になり、高濃度不純
物層１４は高濃度ソース領域となる。
【００７２】本製造方法によると、容量絶縁膜７および
第２ゲート絶縁膜８を同時に形成するので、工程数が減
少し、製造コストが低減される。また、ＢＰＳＧサイド
ウォール５を選択的に除去するとき、容量絶縁膜７が形
成されていないので、気相フッ酸によって容量絶縁膜７
にダメージを与えるおそれが全くなく、最終的に良好な
膜質を持った容量絶縁膜７が得られる。
第２ゲート絶縁膜８を同時に形成するので、工程数が減
少し、製造コストが低減される。また、ＢＰＳＧサイド
ウォール５を選択的に除去するとき、容量絶縁膜７が形
成されていないので、気相フッ酸によって容量絶縁膜７
にダメージを与えるおそれが全くなく、最終的に良好な
膜質を持った容量絶縁膜７が得られる。
【００７３】（実施形態４）本発明による第４の実施形
態を説明する。
態を説明する。
【００７４】図９は、本実施形態にかかる不揮発性半導
体記憶装置の断面を示している。この装置と、第１の実
施形態の装置との差異は、本実施形態では容量絶縁膜７
および第２ゲート絶縁膜８上に化学量論比よりシリコン
の含有量が多いシリコン酸化（シリコンリッチオキサイ
ド）膜が設けられている点にある。その他の部分では、
本実施形態の構成は第１の実施形態の構成と同じであ
り、両実施形態に共通する要素についての説明は省略す
る。
体記憶装置の断面を示している。この装置と、第１の実
施形態の装置との差異は、本実施形態では容量絶縁膜７
および第２ゲート絶縁膜８上に化学量論比よりシリコン
の含有量が多いシリコン酸化（シリコンリッチオキサイ
ド）膜が設けられている点にある。その他の部分では、
本実施形態の構成は第１の実施形態の構成と同じであ
り、両実施形態に共通する要素についての説明は省略す
る。
【００７５】以下に、図９の装置の製造方法を説明す
る。
る。
【００７６】まず、図１０（ａ）に示すように、ｐ型単
結晶シリコンからなる半導体基板１の表面を熱酸化し、
それによって半導体基板１の表面に厚さ１３〜１７ｎｍ
の絶縁膜を形成する。この絶縁膜は、最終的に第１ゲー
ト絶縁膜２として機能する部分を含む膜（第１絶縁膜）
である。次に、ＣＶＤ法によってポリシリコン薄膜を堆
積した後、公知のリソグラフィ技術およびドライエッチ
ング技術を用いてポリシリコン薄膜をパターニングし、
それによってポリシリコンからなる制御ゲート３を形成
する。次に、制御ゲート３の表面（側面および上面）を
酸化し、それによって制御ゲート３の側面および上面に
厚さ１８〜２４ｎｍの容量絶縁膜７を形成する。
結晶シリコンからなる半導体基板１の表面を熱酸化し、
それによって半導体基板１の表面に厚さ１３〜１７ｎｍ
の絶縁膜を形成する。この絶縁膜は、最終的に第１ゲー
ト絶縁膜２として機能する部分を含む膜（第１絶縁膜）
である。次に、ＣＶＤ法によってポリシリコン薄膜を堆
積した後、公知のリソグラフィ技術およびドライエッチ
ング技術を用いてポリシリコン薄膜をパターニングし、
それによってポリシリコンからなる制御ゲート３を形成
する。次に、制御ゲート３の表面（側面および上面）を
酸化し、それによって制御ゲート３の側面および上面に
厚さ１８〜２４ｎｍの容量絶縁膜７を形成する。
【００７７】次に、厚さ３０〜７０ｎｍのＢＰＳＧ膜を
基板１の全面に堆積した後、ＢＰＳＧ膜をその表面から
エッチバックし、図１０（ｂ）に示すようなＢＰＳＧ膜
からなるサイドウォール５を制御ゲート３の側壁部分に
形成する。ＢＰＳＧサイドウォール５の厚さ（制御ゲー
ト３の側面に垂直な方向に沿って計測したサイズ）は、
３０〜６０ｎｍとなる。
基板１の全面に堆積した後、ＢＰＳＧ膜をその表面から
エッチバックし、図１０（ｂ）に示すようなＢＰＳＧ膜
からなるサイドウォール５を制御ゲート３の側壁部分に
形成する。ＢＰＳＧサイドウォール５の厚さ（制御ゲー
ト３の側面に垂直な方向に沿って計測したサイズ）は、
３０〜６０ｎｍとなる。
【００７８】次に、図１１（ａ）に示すように、公知の
リソグラフィ技術によってレジストマスク６を基板１上
に形成した後、レジストマスク６、制御ゲート３上の絶
縁性キャップ４、およびＢＰＳＧサイドウォール５をマ
スクとして基板１の表面を部分的にエッチングし、基板
１の表面に深さ３０〜５０ ｎｍの凹部２０を形成す
る。この凹部２０の形成によって、基板１の表面は、第
１表面領域２１、第２表面領域２２および段差側面領域
２３に分かれる。
リソグラフィ技術によってレジストマスク６を基板１上
に形成した後、レジストマスク６、制御ゲート３上の絶
縁性キャップ４、およびＢＰＳＧサイドウォール５をマ
スクとして基板１の表面を部分的にエッチングし、基板
１の表面に深さ３０〜５０ ｎｍの凹部２０を形成す
る。この凹部２０の形成によって、基板１の表面は、第
１表面領域２１、第２表面領域２２および段差側面領域
２３に分かれる。
【００７９】次に、気相フッ酸（ｖａｐｏｒ ＨＦ）に
よりＢＰＳＧサイドウォール５を選択的に除去し、図１
１（ｂ）に示す構造を得る。気相フッ酸によるＢＰＳＧ
膜のエッチングレ−トは、熱酸化膜（第２のゲート酸化
膜）のエッチングレートと比較して１００倍以上あるた
め、容量絶縁膜７はほとんどエッチングされない。次
に、基板１の表面を熱酸化し、凹部２０の内側（第２表
面領域２２および段差側面領域２３）上に第２ゲート絶
縁膜（厚さ７〜１０ｎｍ）８を形成する。この後、ｎ型
不純物イオンを基板１の表面に注入し低濃度ドレイン領
域１１および低濃度ソース領域１２として機能する部分
を含むｎ型不純物拡散層を形成する。
よりＢＰＳＧサイドウォール５を選択的に除去し、図１
１（ｂ）に示す構造を得る。気相フッ酸によるＢＰＳＧ
膜のエッチングレ−トは、熱酸化膜（第２のゲート酸化
膜）のエッチングレートと比較して１００倍以上あるた
め、容量絶縁膜７はほとんどエッチングされない。次
に、基板１の表面を熱酸化し、凹部２０の内側（第２表
面領域２２および段差側面領域２３）上に第２ゲート絶
縁膜（厚さ７〜１０ｎｍ）８を形成する。この後、ｎ型
不純物イオンを基板１の表面に注入し低濃度ドレイン領
域１１および低濃度ソース領域１２として機能する部分
を含むｎ型不純物拡散層を形成する。
【００８０】この後、容量絶縁膜７および第２ゲート絶
縁膜８上に化学量論比よりシリコンの含有量が多いシリ
コン酸化（シリコンリッチオキサイド）膜を形成する。
縁膜８上に化学量論比よりシリコンの含有量が多いシリ
コン酸化（シリコンリッチオキサイド）膜を形成する。
【００８１】次に、基板１の表面全面に厚さ１５０〜２
００ｎｍのポリシリコン膜を堆積した後、ポリシリコン
膜をその表面からエッチバックする。このエッチバック
によってポリシリコン膜の一部を制御ゲート３の側壁部
分に残存させ、それによってサイドウォール状浮遊ゲー
ト９を形成する。このとき、導電性サイドウォール１０
も浮遊ゲート９と形成されるが、導電性サイドウォール
１０は不揮発性メモリの動作には特に影響を与えない。
００ｎｍのポリシリコン膜を堆積した後、ポリシリコン
膜をその表面からエッチバックする。このエッチバック
によってポリシリコン膜の一部を制御ゲート３の側壁部
分に残存させ、それによってサイドウォール状浮遊ゲー
ト９を形成する。このとき、導電性サイドウォール１０
も浮遊ゲート９と形成されるが、導電性サイドウォール
１０は不揮発性メモリの動作には特に影響を与えない。
【００８２】次に、制御ゲート３、浮遊ゲート９および
絶縁性サイドウォール１０を注入マスクとして用い、ひ
素イオンを基板表面に注入する。このイオン注入によっ
て、シリコン基板中にｎ型の高濃度不純物層１３および
１４を形成する。高濃度不純物層１３は高濃度ドレイン
領域になり、高濃度不純物層１４は高濃度ソース領域と
なる。
絶縁性サイドウォール１０を注入マスクとして用い、ひ
素イオンを基板表面に注入する。このイオン注入によっ
て、シリコン基板中にｎ型の高濃度不純物層１３および
１４を形成する。高濃度不純物層１３は高濃度ドレイン
領域になり、高濃度不純物層１４は高濃度ソース領域と
なる。
【００８３】シリコンリッチオキサイド膜７０を容量絶
縁膜７を形成した直後に堆積すると、熱酸化によって第
２ゲート絶縁膜８を形成するとき、シリコンリッチオキ
サイド膜７０が酸化されてしまい、その結果、通常のシ
リコン酸化膜になってしまう。本実施形態の製造方法で
は、第２ゲート絶縁膜８を形成した後にシリコンリッチ
オキサイド膜７０を形成している。
縁膜７を形成した直後に堆積すると、熱酸化によって第
２ゲート絶縁膜８を形成するとき、シリコンリッチオキ
サイド膜７０が酸化されてしまい、その結果、通常のシ
リコン酸化膜になってしまう。本実施形態の製造方法で
は、第２ゲート絶縁膜８を形成した後にシリコンリッチ
オキサイド膜７０を形成している。
【００８４】シリコンリッチオキサイド膜７０と通常の
シリコン酸化膜とを積層した膜は、通常のシリコン酸化
膜の単層膜に比較して弱い電界強度でＦＮトンネル電流
を流す。本実施形態では、データの消去にＦＮトンネル
電流を利用する。０.１〜１.０マイクロ秒の消去時間を
達成するためには、１０-2〜１０-1アンペア／ｃｍ-2の
電流密度でＦＮトンネル電流を流す必要がある。これを
通常のシリコン酸化膜（単層）を用いて実現するために
は、１０〜１３Ｖ／ｃｍの電界を形成する必要がある。
これに対して、シリコンリッチオキサイド膜と通常のシ
リコン酸化膜とを積層した膜を使えば、６〜８Ｖ／ｃｍ
の電界で充分に達成できる。このような比較的に低い電
界強度でデータの消去ができるということは、書き込み
・消去の繰り返しサイクルに対して酸化膜の疲労が少な
く、信頼性が高いことを意味する。従って、本実施形態
によれば、可能な書き換え回数を多くすることかでき
る。
シリコン酸化膜とを積層した膜は、通常のシリコン酸化
膜の単層膜に比較して弱い電界強度でＦＮトンネル電流
を流す。本実施形態では、データの消去にＦＮトンネル
電流を利用する。０.１〜１.０マイクロ秒の消去時間を
達成するためには、１０-2〜１０-1アンペア／ｃｍ-2の
電流密度でＦＮトンネル電流を流す必要がある。これを
通常のシリコン酸化膜（単層）を用いて実現するために
は、１０〜１３Ｖ／ｃｍの電界を形成する必要がある。
これに対して、シリコンリッチオキサイド膜と通常のシ
リコン酸化膜とを積層した膜を使えば、６〜８Ｖ／ｃｍ
の電界で充分に達成できる。このような比較的に低い電
界強度でデータの消去ができるということは、書き込み
・消去の繰り返しサイクルに対して酸化膜の疲労が少な
く、信頼性が高いことを意味する。従って、本実施形態
によれば、可能な書き換え回数を多くすることかでき
る。
【００８５】（実施形態５）本発明による第５の実施形
態を説明する。
態を説明する。
【００８６】図１２は、本実施形態にかかる不揮発性半
導体記憶装置の断面を示している。この装置と、第４の
実施形態の装置との差異は、本実施形態ではシリコンリ
ッチオキサイド膜が容量絶縁膜７と浮遊ゲート９との間
にのみ選択的に形成されている点にある。その他の部分
では、本実施形態の構成は第４の実施形態の構成と同じ
であり、両実施形態に共通する要素についての説明は省
略する。
導体記憶装置の断面を示している。この装置と、第４の
実施形態の装置との差異は、本実施形態ではシリコンリ
ッチオキサイド膜が容量絶縁膜７と浮遊ゲート９との間
にのみ選択的に形成されている点にある。その他の部分
では、本実施形態の構成は第４の実施形態の構成と同じ
であり、両実施形態に共通する要素についての説明は省
略する。
【００８７】前述のように、シリコンリッチオキサイド
膜と通常のシリコン酸化膜とを積層した膜は、通常のシ
リコン酸化膜の単層膜に比較して弱い電界強度でＦＮト
ンネル電流を流す。ＦＮトンネル電流は、浮遊ゲートに
蓄積されている電子を浮遊ゲートから制御ゲートへ引き
抜くときに浮遊ゲートと制御ゲートとの間を流れる。こ
のため、シリコンリッチオキサイド膜は容量絶縁膜７と
浮遊ゲート９との間に形成されていれば充分である。他
方、シリコンリッチオキサイド膜は第２ゲート絶縁膜８
上に設けられていると、データ書き込みのときに電界強
度が低下したり、読み出し電流が低下するおそれがあ
る。そのため、シリコンリッチオキサイド膜は第２ゲー
ト絶縁膜８上に設けられていない方が好ましい。
膜と通常のシリコン酸化膜とを積層した膜は、通常のシ
リコン酸化膜の単層膜に比較して弱い電界強度でＦＮト
ンネル電流を流す。ＦＮトンネル電流は、浮遊ゲートに
蓄積されている電子を浮遊ゲートから制御ゲートへ引き
抜くときに浮遊ゲートと制御ゲートとの間を流れる。こ
のため、シリコンリッチオキサイド膜は容量絶縁膜７と
浮遊ゲート９との間に形成されていれば充分である。他
方、シリコンリッチオキサイド膜は第２ゲート絶縁膜８
上に設けられていると、データ書き込みのときに電界強
度が低下したり、読み出し電流が低下するおそれがあ
る。そのため、シリコンリッチオキサイド膜は第２ゲー
ト絶縁膜８上に設けられていない方が好ましい。
【００８８】シリコンリッチオキサイド膜を容量絶縁膜
７と浮遊ゲート９との間にのみ選択的に形成するには、
例えば、シリコンリッチオキサイド膜を基板上の全面に
堆積した後、異方性の高いエッチング法によってシリコ
ンリッチオキサイド膜の大部分を除去し、基板主面に対
して実質的に垂直な面に堆積されている部分を残存させ
ればよい。それによって、基板主面に対して実質的に垂
直な面を持つ容量絶縁膜７上に、シリコンリッチオキサ
イド膜を選択的に形成することができる。
７と浮遊ゲート９との間にのみ選択的に形成するには、
例えば、シリコンリッチオキサイド膜を基板上の全面に
堆積した後、異方性の高いエッチング法によってシリコ
ンリッチオキサイド膜の大部分を除去し、基板主面に対
して実質的に垂直な面に堆積されている部分を残存させ
ればよい。それによって、基板主面に対して実質的に垂
直な面を持つ容量絶縁膜７上に、シリコンリッチオキサ
イド膜を選択的に形成することができる。
【００８９】以上、不揮発性半導体記憶装置について本
発明を説明してきたが、以下に、図１３を参照しなが
ら、本発明の半導体集積回路装置の実施形態を説明す
る。
発明を説明してきたが、以下に、図１３を参照しなが
ら、本発明の半導体集積回路装置の実施形態を説明す
る。
【００９０】本実施形態の半導体集積回路装置９０は、
デジタルシグナルプロセッサ（ＤＳＰ）であり、上記不
揮発性半導体記憶装置を不揮発性メモリセルとして少な
くとも一部に含むメモリセルアレイ部分８０と、そのメ
モリセルアレイ部分８０を駆動する周辺回路部分８１
と、ディジタル信号処理を行うための演算回路部分８２
とを共通の基板（チップ）８５上に備えている。メモリ
セルアレイ部分８０では、多数の不揮発性メモリセルが
行列状に配列されており、各セルは、例えば図１（ａ）
および（ｂ）に示す構成を有している。このメモリ部分
８０にはプログラムないしはデータが記憶されるが、記
憶すべき内容に応じて、不揮発性メモリセル以外のメモ
リセルからなる他のメモリブロックを設けても良い。演
算回路部分８２は、更に複数の機能ブロック（不図示）
に分割されるが、これらは公知の演算回路要素（制御
部、演算部、乗算部分、レジスタ等）から構成されるた
め、その詳細な説明は省略する。これらは、用途に応じ
て適宜設計・配列される。
デジタルシグナルプロセッサ（ＤＳＰ）であり、上記不
揮発性半導体記憶装置を不揮発性メモリセルとして少な
くとも一部に含むメモリセルアレイ部分８０と、そのメ
モリセルアレイ部分８０を駆動する周辺回路部分８１
と、ディジタル信号処理を行うための演算回路部分８２
とを共通の基板（チップ）８５上に備えている。メモリ
セルアレイ部分８０では、多数の不揮発性メモリセルが
行列状に配列されており、各セルは、例えば図１（ａ）
および（ｂ）に示す構成を有している。このメモリ部分
８０にはプログラムないしはデータが記憶されるが、記
憶すべき内容に応じて、不揮発性メモリセル以外のメモ
リセルからなる他のメモリブロックを設けても良い。演
算回路部分８２は、更に複数の機能ブロック（不図示）
に分割されるが、これらは公知の演算回路要素（制御
部、演算部、乗算部分、レジスタ等）から構成されるた
め、その詳細な説明は省略する。これらは、用途に応じ
て適宜設計・配列される。
【００９１】このようなＤＳＰによれば、メモリの少な
くとも一部に本発明にかかる不揮発性メモリを備えてお
り、しかも、この不揮発性メモリがデータ書き込みを高
速に実行できるため、ＤＳＰに求められる高速処理の要
求を充分に満足させることができる。また、本発明によ
れば、不揮発性メモリへの書き込みの速度を実用レベル
に維持しながら不揮発性メモリの動作に必要な電源電圧
を低減することができるため、演算回路部分および不揮
発性メモリ部分に対する電源を単一にすることができ
る。このようなことは、低電圧で高速データ書き込みが
可能な本発明の不揮発性メモリを用いることによって初
めて実現する。
くとも一部に本発明にかかる不揮発性メモリを備えてお
り、しかも、この不揮発性メモリがデータ書き込みを高
速に実行できるため、ＤＳＰに求められる高速処理の要
求を充分に満足させることができる。また、本発明によ
れば、不揮発性メモリへの書き込みの速度を実用レベル
に維持しながら不揮発性メモリの動作に必要な電源電圧
を低減することができるため、演算回路部分および不揮
発性メモリ部分に対する電源を単一にすることができ
る。このようなことは、低電圧で高速データ書き込みが
可能な本発明の不揮発性メモリを用いることによって初
めて実現する。
【００９２】
【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、第１レベルにある第１表面領域、前記第１レベルよ
りも低い第２レベルにある第２表面領域、および、前記
第１表面領域と前記第２表面領域とを連結する段差側面
領域を含む表面を有する半導体基板を用い、制御ゲート
が第１表面領域に形成された第１ゲート絶縁膜部分上に
形成され、浮遊ゲートの一部分が段差側面領域に対向す
るとともに、浮遊ゲートの他の一部分が制御ゲートに隣
接しているため、ソース／ドレイン間に形成される電界
の方向と電子の注入方向とが一致し、注入効率および書
き込み速度が著しく向上する。また、制御ゲートに対し
て浮遊ゲートが自己整合しているため、実効チャネル長
が設計上の値に近く、特性のバラツキが極めて少ない。
ば、第１レベルにある第１表面領域、前記第１レベルよ
りも低い第２レベルにある第２表面領域、および、前記
第１表面領域と前記第２表面領域とを連結する段差側面
領域を含む表面を有する半導体基板を用い、制御ゲート
が第１表面領域に形成された第１ゲート絶縁膜部分上に
形成され、浮遊ゲートの一部分が段差側面領域に対向す
るとともに、浮遊ゲートの他の一部分が制御ゲートに隣
接しているため、ソース／ドレイン間に形成される電界
の方向と電子の注入方向とが一致し、注入効率および書
き込み速度が著しく向上する。また、制御ゲートに対し
て浮遊ゲートが自己整合しているため、実効チャネル長
が設計上の値に近く、特性のバラツキが極めて少ない。
【００９３】本発明の製造方法によれば、制御ゲートの
側面上に位置する容量絶縁膜をサイドウォールで覆う工
程と、制御ゲートとサイドウォールをマスクとして、絶
縁膜および半導体基板の表面の一部をエッチングし、そ
れによって前記半導体基板の前記表面に凹部を形成する
工程と、凹部内に第２ゲート絶縁膜を形成する工程と、
サイドウォールを選択的に除去する工程とを包含してい
るため、制御ゲートに対して凹部の側面（段差側面領
域）を自己整合的に形成することができる。サイドウォ
ールの厚さを調整することによって、制御ゲートのエッ
ジと段差側面との位置関係を高精度で再現性良く制御で
きる。
側面上に位置する容量絶縁膜をサイドウォールで覆う工
程と、制御ゲートとサイドウォールをマスクとして、絶
縁膜および半導体基板の表面の一部をエッチングし、そ
れによって前記半導体基板の前記表面に凹部を形成する
工程と、凹部内に第２ゲート絶縁膜を形成する工程と、
サイドウォールを選択的に除去する工程とを包含してい
るため、制御ゲートに対して凹部の側面（段差側面領
域）を自己整合的に形成することができる。サイドウォ
ールの厚さを調整することによって、制御ゲートのエッ
ジと段差側面との位置関係を高精度で再現性良く制御で
きる。
【００９４】また、容量絶縁膜を介して制御ゲートの側
面に対向する面を持ち、第２ゲート絶縁膜を介して半導
体基板の凹部の側面に対向する面を持つ浮遊ゲートを形
成する工程とを包含するため、高効率で電子注入を行う
ことが可能な構造を実現できる。
面に対向する面を持ち、第２ゲート絶縁膜を介して半導
体基板の凹部の側面に対向する面を持つ浮遊ゲートを形
成する工程とを包含するため、高効率で電子注入を行う
ことが可能な構造を実現できる。
【００９５】浮遊ゲートを形成する工程が、浮遊ゲート
の材料となる導電性薄膜を制御ゲートおよび半導体基板
の凹部を覆うように堆積する工程と、異方性エッチング
方法を用いて導電性薄膜をエッチバックすることによっ
て、導電性薄膜の一部を制御ゲートの側面に隣接する位
置に残存させる工程とを包含することにより、浮遊ゲー
トを制御ゲートに対して自己整合的に形成することがで
きる。
の材料となる導電性薄膜を制御ゲートおよび半導体基板
の凹部を覆うように堆積する工程と、異方性エッチング
方法を用いて導電性薄膜をエッチバックすることによっ
て、導電性薄膜の一部を制御ゲートの側面に隣接する位
置に残存させる工程とを包含することにより、浮遊ゲー
トを制御ゲートに対して自己整合的に形成することがで
きる。
【００９６】半導体基板に凹部を形成する際に、マスク
の一部として機能する前記サイドウォールの材料となる
絶縁性薄膜がボロンおよびリンを含む酸化膜であり、そ
の選択的除去をフッ素を含む気相反応により行うことに
より、制御ゲートの側面に形成された容量絶縁膜をほと
んどエッチングすることなく、サイドウォールを除去す
ることが可能になる。
の一部として機能する前記サイドウォールの材料となる
絶縁性薄膜がボロンおよびリンを含む酸化膜であり、そ
の選択的除去をフッ素を含む気相反応により行うことに
より、制御ゲートの側面に形成された容量絶縁膜をほと
んどエッチングすることなく、サイドウォールを除去す
ることが可能になる。
【００９７】半導体基板の凹部内に第２ゲート絶縁膜を
形成する工程の後、浮遊ゲートを形成する工程の前に、
化学量論比よりシリコン含有量が多い酸化シリコン膜を
形成すれば、浮遊ゲートと制御ゲートとの間をＦＮ電流
が流れやすくなるため、データの消去が容易になる。
形成する工程の後、浮遊ゲートを形成する工程の前に、
化学量論比よりシリコン含有量が多い酸化シリコン膜を
形成すれば、浮遊ゲートと制御ゲートとの間をＦＮ電流
が流れやすくなるため、データの消去が容易になる。
【００９８】
【図面の簡単な説明】
【図１】（ａ）は、本発明による不揮発性半導体記憶装
置の第１実施形態の断面図、（ｂ）は、その平面図。
置の第１実施形態の断面図、（ｂ）は、その平面図。
【図２】（ａ）から（ｄ）は、第１実施形態の製造方法
を示す工程断面図。
を示す工程断面図。
【図３】（ａ）から（ｄ）は、第１実施形態の製造方法
を示す工程断面図。
を示す工程断面図。
【図４】本発明による不揮発性半導体記憶装置の第２実
施形態の断面図。
施形態の断面図。
【図５】（ａ）から（ｃ）は、第２実施形態の製造方法
を示す工程断面図。
を示す工程断面図。
【図６】（ａ）および（ｂ）は、第２実施形態の製造方
法を示す工程断面図。
法を示す工程断面図。
【図７】（ａ）から（ｃ）は、第３実施形態の製造方法
を示す工程断面図。
を示す工程断面図。
【図８】（ａ）および（ｂ）は、第３実施形態の製造方
法を示す工程断面図。
法を示す工程断面図。
【図９】本発明による不揮発性半導体記憶装置の第４実
施形態の断面図。
施形態の断面図。
【図１０】（ａ）および（ｂ）は、第４実施形態の製造
方法を示す工程断面図。
方法を示す工程断面図。
【図１１】（ａ）から（ｃ）は、第４実施形態の製造方
法を示す工程断面図。
法を示す工程断面図。
【図１２】本発明による不揮発性半導体記憶装置の第５
実施形態の断面図。
実施形態の断面図。
【図１３】本発明による半導体集積回路装置の構成を示
す図。
す図。
【図１４】（ａ）から（ｄ）は、従来の不揮発性半導体
記憶装置の製造方法を示す工程断面図。
記憶装置の製造方法を示す工程断面図。
１ 半導体基板 ２ 第１ゲート絶縁膜 ３ 制御ゲート ４ キャップ絶縁膜 ５ ＢＰＳＧサイドウォール ６ レジストマスク ７ 容量絶縁膜 ８ 第２ゲート絶縁膜 ９ 浮遊ゲート １１ 低濃度ドレイン領域 １２ 低濃度ソース領域 １３ 高濃度ドレイン領域 １４ 高濃度ソース領域 ２０ 凹部 ２１ 第１表面領域 ２２ 第２表面領域 ２３ 段差側面領域 ３０ ＢＰＳＧ膜 ７０ シリコンリッチオキサイド膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 淳一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 小田中 紳二 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590，ワッピンジャーズ フォールス, オールド ホープウェル ロード 140, ヘイローエルエスアイ デザイン アン ド デバイス テクノロジー インコー ポレイテッド内 (56)参考文献 特開 平11−220044（ＪＰ，Ａ) 特開 平８−227944（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、 前記基板の前記第１表面領域に形成されたソース領域
と、 前記基板の前記第２表面領域に形成されたドレイン領域
と、 前記基板の前記表面上に形成された第１絶縁膜と、 前記第１絶縁膜上に形成された浮遊ゲートと、 前記第１絶縁膜上に形成され、第２絶縁膜を介して前記
浮遊ゲートに容量結合される制御ゲートと、 を備えた不揮発性半導体記憶装置であって、 前記第１絶縁膜は、 前記第１表面領域上に形成された第１ゲート絶縁膜部分
と、 前記段差側面領域および前記第２表面領域上に形成され
た第２ゲート絶縁膜部分とを含んでおり、 前記制御ゲートは前記第１ゲート絶縁膜部分上に形成さ
れており、 前記浮遊ゲートの一部分は、前記第２ゲート絶縁膜部分
を介して前記段差側面領域に対向し、 前記浮遊ゲートの他の一部分は、前記第２絶縁膜を介し
て前記制御ゲートに隣接し、しかも、前記第１絶縁膜を
介して前記第１表面領域に対向し、 前記浮遊ゲートと前記制御ゲートとの境界が前記段差側
面領域から前記ソース領域の側に離れた位置の上に存在
しており、 前記第２絶縁膜と前記浮遊ゲートとの間には、化学量論
比よりもシリコン含有量が多い酸化シリコン膜が設けら
れている 不揮発性半導体記憶装置。 - 【請求項２】 基板上に第１ゲート絶縁膜として機能す
る部分を含む絶縁膜を形成する工程と、 前記絶縁膜の前記第１ゲート絶縁膜として機能する部分
上に制御ゲートを形成する工程と、 前記制御ゲートの側面を、ボロンおよびリンを含む酸化
膜からなるサイドウォールで覆う工程と、 前記制御ゲートと前記サイドウォールをマスクとして、
前記絶縁膜および前記基板の表面の一部をエッチング
し、それによって前記基板の前記表面に凹部を形成する
工程と、 前記サイドウォールを選択的に除去する工程と、 前記制御ゲートの前記側面上に容量絶縁膜を形成し、前
記凹部内に第２ゲート絶縁膜を形成する工程と、 前記容量絶縁膜を介して前記制御ゲートの側面と対向す
るとともに、前記第２ゲート絶縁膜を介して前記基板の
前記凹部の側面と対向する浮遊ゲートを形成する工程と
を包含する不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記容量絶縁膜の形成工程は、前記サイ
ドウォールを形成するよりも前に、前記容量絶縁膜を前
記制御ゲートの上面及び側面に形成する請求項２に記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項４】 前記容量絶縁膜を形成する工程は、前記
制御ゲートの前記側面および上面を酸化し、それによっ
て前記制御ゲートの表面を酸化膜で覆う工程を包含する
請求項２に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 前記容量絶縁膜を形成する工程よりも前
に、前記制御ゲートの上面に絶縁膜を形成しておく請求
項２に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項６】 前記凹部内に前記第２ゲート絶縁膜を形
成する工程は、前記凹部の側面および底面を酸化すると
ともに、前記制御ゲートの前記側面を同時に酸化する工
程を包含する請求項２に記載の不揮発性半導体記憶装置
の製造方法。 - 【請求項７】 前記浮遊ゲートを形成する工程は、 前記浮遊ゲートの材料となる導電性薄膜を前記制御ゲー
トおよび前記基板の前記凹部を覆うように堆積する工程
と、 異方性エッチング方法を用いて前記導電性薄膜をエッチ
バックすることによって、前記導電性薄膜の一部を前記
制御ゲートの前記側面に隣接する位置に残存させる工程
と、 を包含する請求項２に記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項８】 前記サイドウォールを形成する工程は、 前記サイドウォールの材料となる絶縁性薄膜を前記制御
ゲートを覆うように堆積する工程と、 異方性エッチング方法を用いて前記絶縁性薄膜をエッチ
バックすることによって、前記絶縁性薄膜の一部を前記
制御ゲートの前記側面に隣接する位置に残存させる工程
と、 を包含する請求項２に記載の不揮発性半導体記憶装置の
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/017,216 US6303438B1 (en) | 1998-02-02 | 1998-02-02 | Method for manufacturing a nonvolatile semiconductor memory device having increased hot electron injection efficiency |
| US09/017,216 | 1998-02-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233655A JPH11233655A (ja) | 1999-08-27 |
| JP3033748B2 true JP3033748B2 (ja) | 2000-04-17 |
Family
ID=21781383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10342142A Expired - Fee Related JP3033748B2 (ja) | 1998-02-02 | 1998-12-01 | 不揮発性半導体記憶装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6303438B1 (ja) |
| JP (1) | JP3033748B2 (ja) |
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| JP4547749B2 (ja) * | 1999-09-29 | 2010-09-22 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| JP2001210730A (ja) * | 2000-01-25 | 2001-08-03 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP2002110823A (ja) * | 2000-09-29 | 2002-04-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
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| US5312781A (en) * | 1991-11-12 | 1994-05-17 | At&T Bell Laboratories | Flash EEPROM fabrication process that uses a selective wet chemical etch |
| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
| JP3159850B2 (ja) * | 1993-11-08 | 2001-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
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| US5840623A (en) * | 1995-10-04 | 1998-11-24 | Advanced Micro Devices, Inc. | Efficient and economical method of planarization of multilevel metallization structures in integrated circuits using CMP |
| US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6051465A (en) | 1997-07-30 | 2000-04-18 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
| US6051860A (en) | 1998-01-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit |
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-
1998
- 1998-02-02 US US09/017,216 patent/US6303438B1/en not_active Expired - Fee Related
- 1998-12-01 JP JP10342142A patent/JP3033748B2/ja not_active Expired - Fee Related
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