KR20020037521A - 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 - Google Patents
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Abstract
본 발명은 집적 불활성 메모리 셀 어레이에 관한 것으로, 본 발명의 불활성 메모리 셀 어레이는 제 2 플로팅 게이트가 종래에 비해 폭이 좁고 높이가 크며, 상기 제 2 플로팅 게이트의 측벽은 경사진 것을 특징으로 한다. 본 발명에 따르면, 패턴 형성시 사진 및 식각공정의 공정변수로 인한 선폭변화를 줄이게 되어, 각 메모리 셀 간의 커플링 계수의 차가 적어 프로그램 또는 삭제시 프로그램 속도가 향상시킬 수 있다. 또한 사진공정에 의해 얻을 수 있는 상기 제 2 플로팅 게이트의 선폭보다 좁은 선폭을 가진 제 2 플로팅 게이트를 설계할 수 있게 되므로 고집적화된 불활성 메모리 셀 어레이를 형성할 수 있게 된다.
Description
본 발명은 집적 불활성 메모리 셀 어레이에 관한 것으로, 보다 상세하게는 빠른 프로그램 속도를 갖는 고집적화된 불활성 메모리 셀 어레이에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이타가 휘발되는 대신 데이터의 입출력이 빠른 RAM제품과, 한번 데이터가 입력되면 그 상태를 유지할 수 있지만 데이타의 입출력이 느린 ROM(read only memory)으로 크게 구분할 수 있다. 이러한 ROM에는 특히, 전기적으로 데이터의 입출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리가 있다. 플래쉬 메모리는 회로보드로부터 제거하지 않으면서 전기적 소거가 가능한 EEPROM의 진보적 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자(hot electron)을 이용하여 전기적으로 데이터의 입출력을 제어하는 구조를 가진다.
도 1a 및 도 1b는 각각 일반적인 플래쉬 메모리 장치의 불활성 메모리 셀 구조를 도시한 사시도 및 단면도이다.
도 1a 및 도 1b를 참조하면, 불활성 메모리 셀은 반도체 기판(100) 상에 필드 산화막(110)이 일정간격으로 형성되고, 상기 필드 산화막(110) 사이의 전기적 활성영역(미도시) 상에 터널 산화막층(120), 플로팅 게이트(130, 140), 유전막(150) 및 컨트롤 게이트(180)가 순차 형성된 스택형 게이트 구조를 이루고 있다. 여기서, 플로팅 게이트(130, 140)는 선폭이 활성영역의 선폭과 동일하게 활성영역에 한정되어 있는 제 1 플로팅 게이트(130)와 필드 산화막(110) 상으로 확장되어 그 선폭이 제 1 플로팅 게이트보다 큰 제 2 플로팅 게이트(140)로 구성된다.
도 1a와 도 1b에 도시된 바와 같이, 플로팅 게이트(130, 140)가 두 개의 전극 구조를 가지는 것은 프로그램시의 커플링 계수를 증가시키기 위한 것으로 이를상세히 설명하면 다음과 같다.
플래쉬 메모리에서 데이타를 저장(이를 프로그램이라고 한다)하고 삭제(erase)할 때 중요한 변수(parameter)는 커플링 계수(coupling ratio)로, 이것은 컨트롤 게이트에 인가된 전압이 플로팅 게이트에 커플링되는 전압의 비를 의미한다. 프로그램시에 커플링 계수(C/Rp)는 다음의 수학식으로 표시되고,
(여기서, Cono는 유전막의 커패시턴스를, Ctun은 터널 산화막의 커패시턴스를 나타낸다)
삭제시의 커플링 계수(C/Re)는 다음의 수학식으로 표시된다.
여기서, 수학식 1에 의해 계산되는 프로그램시의 커플링 계수는 통상 0.55 ~ 0.65 정도의 값에서 유지되는데(따라서, 삭제시의 커플링 계수는 약 0.35 ~ 0.45), 이와 같이 프로그램시에 높은 커플링 계수를 얻기 위해서는 유전막(150)의 커패시턴스(Cono)를 증가시켜야 한다. 이를 위해서 유전막(150)으로 터널 산화막(120)에 비해 유전 상수가 큰 산화막/질화막/산화막의 복합막을 사용하거나, 이와 동시에 유전막(150)과 제 2 플로팅 게이트(140)의 접촉면적을 크게 함으로써 커플링 계수를증가시키는 방법이 사용되고 있다.
한편, 유전막(150)의 커패시턴스는 제 2 플로팅 게이트(140)와 유전막(150)의 접촉면적에 비례하므로, 메모리 셀 어레이에서 각 플로팅 게이트(140)의 접촉면적을 일정하게 유지시키는 것이 중요하다. 왜냐하면, 셀 내의 커패시턴스가 변화하면 셀에 데이타를 저장하고 삭제할 때 커플링 계수가 셀 마다 편차를 가지게 되어 일정 전압에서 프로그램 또는 삭제시 각 셀의 일관된 동작을 보장할 수 없게 된다. 이와 같은 프로그램 또는 삭제시의 오동작은 프로그램을 위해 프로그램 횟수를 늘려야 하는 부담이 있고, 따라서 프로그램 시간이 늘어나게 되어 디바이스 특성을 저하시키는 원인이 된다.
도 1b에 도시된 종래의 플래쉬 메모리 셀을 보면, 유전막과의 접촉면적을 넓히기 위해 제 2 플로팅 게이트의 폭이 산화막상으로 걸치게 되어 높이(H)가 선폭(W)에 비해 작은 형상을 가지게 된다. 이러한 구조에서 접촉면적에 큰 영향을 미치는 것은 유전막(150)과 접촉하는 제 2 플로팅 게이트(140)의 상면면적이며, 상면면적은 제 2 플로팅 게이트(140)의 선폭(W)에 의해 거의 결정된다. 따라서 종래의 플래쉬 메모리 셀의 제 2 플로팅 게이트(140)의 선폭(W)은 이를 패터닝하기 위한 사진 및 식각공정에서의 공정변수로 인한 선폭변화(critical dimension error)에 매우 민감하게 된다.
일반적으로 사진 및 식각공정에는 선폭변화를 일으킬 많은 공정변수가 있는데, 예컨대 사진공정에서 마스크의 제작단계에서 발생하는 근접효과 및 식각공정에서 발생하는 로딩효과 등이 그것이며, 이러한 공정변수들은 반도체 회로의 고집적화에 따른 디자인 룰의 감소와 패턴 밀도의 증가로 인해 그 제어가 점차 어려워지는 실정이다.
본 발명이 이루고자 하는 기술적 과제는 각 셀의 커플링 계수의 변동폭이 적어 프로그램 속도가 빠른 불활성 메모리 셀 어레이를 제공하는데 있다.
도 1a 및 도 1b는 각각 종래의 불활성 메모리 셀의 구조를 도시한 사시도 및 단면도이다.
도 2은 본 발명의 불활성 메모리 셀을 포함하는 NAND 플래쉬 메모리 장치를 도시한 평면 레이아웃이다.
도 3은 도 2의 B-B'방향으로 워드라인을 따라 자른 메모리 셀 어레이의 단면을 도시한 단면도이다.
도 4는 본 발명의 불활성 메모리 셀 어레이의 구조 중 일부분을 확대 도시한 것이다.
도 5a 내지 도 5d는 본 발명의 플로팅 게이트를 갖는 불활성 메모리 셀 어레이를 형성하는 과정을 도시한 사시도들이다.
본 발명의 불활성 메모리 셀 어레이는 기판 상에 일정간격으로 주기적으로 배열된 돌출된 필드 산화막들과 상기 돌출된 필드 산화막에 의해 분리된 전기적 활성영역들, 상기 각각의 전기적 활성영역 상에 국한되어 순차적층된 복수개의 절연층 및 제 1 플로팅 게이트, 상기 각각의 제 1 도전층과 전기적으로 접촉하며 그 폭은 상기 필드 산화막상으로 확장되고, 높이에 따라 그 폭이 감소하도록 측벽이 경사지며, 상기 필드 산화막으로부터의 높이가 상면에서의 폭 보다 큰 복수개의 제 2 플로팅 게이트, 상기 제 2 플로팅 게이트상에 형성된 유전막 및 상기 유전막 상부를 따라 형성된 연속적인 컨트롤 게이트를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 복수개의 제 2 플로팅 게이트는, 상기 제 2 플로팅 게이트 상부에서 인접하는 다른 제 2 플로팅 게이트와의 간격이 게이트 산화막 상에서의 상기 인접하는 제 2 플로팅 게이트 간의 간격의 1.4 ~ 1.8배인 것을 특징으로 한다. 또한 상기 복수개의 제 2 플로팅 게이트는, 상기 제 2 플로팅 게이트들 간의 상부 간격이 상기 제 1 플로팅 게이트의 폭과 실질적으로 동일하고, 상기 제 2 플로팅 게이트의 상면 폭이 상기 제 1 플로팅 게이트의 폭보다 크거나같은 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 복수개의 제 2 플로팅 게이트는 상기 필드 산화막으로부터의 높이와 상기 상면에서의 폭의 비가 1 ~ 3인 것이 바람직하다. 이 때, 상기 필드산화막으로부터의 높이는 약 2000~4000Å 인 것이 바람직하다.
본 발명의 실시예에 따르면, 상기 복수개의 제 2 플로팅 게이트의 상기 측벽 경사는 약 60°~80°인 것이 바람직하다.
이하 도면을 참조하여, 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상술한다.
도 2은 본 발명의 불활성 메모리 셀을 포함하는 NAND 플래쉬 메모리 장치를 도시한 평면 레이아웃이다.
도 2을 보면, 플래쉬 메모리 장치의 메모리 셀은 스트링 선택라인(string select line; SSL)과 접지 선택라인(ground select line; GSL)을 각각 게이트로 하는 두개의 선택 트랜지스터에 워드라인(W/L1, W/L2, …, W/L16)을 게이트로 하고 기판 상의 활성영역(A; F는 필드 산화막 영역을 도시) 상에 형성된 다수의 셀 트랜지스터(C)가 직렬로 연결되어 하나의 스트링을 구성한다. 스트링은 비트라인(B/L1, B/L2, …)에 다수개 병렬로 연결되어 하나의 블록을 구성한다. 여기서 상기 스트링 선택라인 및 접지 선택라인을 구성하는 트랜지스터는 플로팅 게이트가 필요없는 일반적인 모스(MOS) 트랜지스터이다. 스트링 선택 트랜지스터의 드레인에는 비트라인 컨택홀(210)을 통해 비트라인과 연결되고, 접지 선택 트랜지스터의 소오스에는 공통 소스라인(common source line; CSL)이 연결된다.
이상 설명한 도 2의 평면도에서 워드라인을 따라 자른(B-B') 단면을 도시하면 도 3과 같은 본 발명의 불활성 메모리 셀 어레이의 단면구조를 얻을 수 있다. 본 발명의 단위 메모리 셀은 반도체 기판(300) 상의 활성영역(A)에 형성된 터널 산화막층(320), 제 1 플로팅 게이트(330), 제 2 플로팅 게이트(340), 유전막(350) 및 컨트롤 게이트(380)로 이루어진다.
도 3을 보면, 반도체 기판(300)의 표면을 따라 필드 산화막영역(F)과 활성영역(A)이 교번되어 비트라인과 평형하게 배열되어 있다. 상기 필드 산화막(310)은 얕은 트렌치(sallow trench) 구조를 가지며, 반도체 기판(300)의 트렌치로부터 기판 표면 상부로 일정 높이를 가지고 돌출되어 있다. 상기 돌출된 필드 산화막(310)에 의해 한정되는 활성영역(F) 상에는 F-N 터널링을 위한 터널 산화막(320)과 제 1 플로팅 게이트(330)가 순차 적층되어 있다. 상기 터널 산화막(320)은 예컨대, 실리콘 산화막 또는 옥시나이트라이드막으로 형성되며, 그 두께는 약 70~100Å이다. 상기 제 1 플로팅 게이트(320)는 주로 인시튜 도핑된 폴리실리콘으로 형성되며, 약 300~1000Å의 두께를 가진다. 상기 제 1 플로팅 게이트(330)의 선폭의 크기는 다양하게 설계될 수 있으나, 집적도를 높이기 위해 사진공정이 가능한 최소 선폭을 가지도록 설계되는 것이 일반적이다.
제 2 플로팅 게이트(330)는 상기 제 1 플로팅 게이트(320) 상으로부터 상기 필드 산화막(310)에 걸쳐 있으며 폭(W2)에 비해 높이(H)가 큰 것을 특징으로 한다. 또한 상기 제 2 플로팅 게이트(340)의 측벽은 위로 갈수록 그 폭이 좁아지게 경사져 있다. 상기 제 2 플로팅 게이트(340)의 폭(W2)과 높이(H)는 보다 정확히 표현하면, 제 2 플로팅게이트(340) 상면에서의 폭(W2)에 비해 상기 필드 산화막(310)으로부터의 높이(H)가 더 크도록 설정된다. 활성영역 상에 형성된 제 2 플로팅 게이트(340)들은 필드 산화막(310) 상으로 확장되어 형성되어 있으나, 각각은 서로 분리되어 있다.
유전막(350)은 제 2 플로팅 게이트(340)와 컨트롤 게이트(380) 사이에 게재되며, 플로팅 게이트(330, 340)에 충전된 전하특성을 유지시키고 컨트롤 게이트(380)의 전압을 플로팅 게이트(330, 340)에 전달한다.
컨트롤 게이트(380)는 상기 유전막(350) 상에 비트라인과 수직방향으로 연속된 층을 형성하며 이어지며, 워드라인을 형성한다. 상기 컨트롤 게이트(380)는 폴리실리콘층(360)/실리사이드층(370)의 다중막으로 형성되는 것이 바람직하다.
일반적으로 반도체 공정에서 증착되는 막의 두께를 균일하게 조절하는 것이 패턴의 선폭을 일정하게 조절하는 것에 비해 훨씬 용이하다. 본 발명의 메모리 셀은 제 2 플로팅 게이트(340)가 종래의 플로팅 게이트에 비해 선폭보다 높이가 큰 것을 특징으로 하고 있다. 따라서, 본 발명의 메모리 셀은 유전막과의 접촉면적에 있어서 제 2 플로팅 게이트(340)의 측벽이 차지하는 비율이 높으므로 사진공정 및 식각공정의 공정변수로 인한 선폭변화의 영향을 덜 받게 된다. 따라서, 본 발명의 플로팅 게이트 구조는 각 메모리 셀 간의 커플링 계수의 차가 줄어들게 되어 종래 기술에 비해 보다 빠른 프로그램 속도를 보장할 수 있다. 메모리 셀 어레이의 플로팅 게이트(340)의 폭을 일정하게 하고 높이가 변화할 때, 예컨대 높이가 2000Å에서 2500Å으로 변함에 따라 프로그램 전압은 0.5V 낮아지게 되므로 그만큼 프로그램 속도가 빨라지게 된다.
더우기, 본 발명의 제 2 플로팅 게이트(340)는 상기 측벽이 경사져 있으므로 유전막(350)과 접하는 전체 면적 중 측벽의 면적이 더욱 증가하게 된다. 상기 측벽의 경사(θ)는 후술하는 식각공정 및 선폭을 고려할 때 60°~80°인 것이 바람직하다.
본 발명의 제 2 플로팅 게이트(340)의 높이(H)는 상기 플로팅 게이트의 상면 폭(W)보다 큰데, 상면 선폭이 0.14㎛(즉 1400Å)인 경우 그 높이는 2000Å~4000Å인 것이 적당하다. 따라서, 상기 선폭에 대한 높이의 비는 약 1~3의 범위에 있게 된다.
이하에서는 도 4를 참조하여 본 발명의 효과를 더욱 잘 드러내도록 각 메모리 셀의 간격 또는 선폭이 적절히 조절된 플로팅 게이트의 배치를 설명한다.
도 4는 도 3의 불활성 메모리 셀 어레이의 구조를 제 2 플로팅 게이트(340)를 중심으로 한 일부분을 확대 도시한 것이다. 여기서, 도 3과 동일한 참조부호는 동일한 요소를 나타낸다. 도 4의 구조에서 제 1 플로팅 게이트(330)의 선폭(W1) 및 제 2 플로팅 게이트(340)의 상부 간격(D1)은 동일하며, 그 크기는 사진공정이 가능한 최소 선폭으로 되어 있다. 또한 상기 제 2 플로팅 게이트(340)의 상부 폭(W2)은 상기 최소 선폭과 동일하거나 크게 형성될 수 있다.
이와 같은 구조에서 필드 산화막(310)에 걸쳐 있는 인접한 제 2 플로팅 게이트(340)의 간격(D2)은 측벽이 경사져 있으므로 인해 사진공정 가능한 최소 선폭보다 작은 선폭을 가지게 된다. 여기서, 상기 제 2 플로팅 게이트(340)의 상면 폭(W2)을 감소시킴에 따라 본 발명의 메모리 셀의 집적도는 증가하며, 상기 상면 폭이 사진공정 가능한 최소 선폭과 동일할 때, 본 발명의 메모리 셀은 최대 집적도를 가지게 된다.
상기 필드 산화막(310) 상에서의 제 2 플로팅 게이트(340) 간격(D2)과 사진공정 가능한 최소 선폭과의 관계를 구체적으로 살펴보면, 상기 제 2 플로팅 게이트(340)의 상면 폭(W2)이 상기 최소 선폭과 동일한 경우 필드 산화막(310) 상에서의 상기 제 2 플로팅 게이트(340)의 간격 D2=D1-2X가 된다. 예를 들어 D1이 0.14㎛이고, X를 0.03㎛ 라 하면, D2는 0.08㎛이므로 C값의 0.57배가 된다. 즉 앞서 설명한 바와 같이, 필드 산화막(310) 상에서의 플로팅 게이트의 간격(D2)은 사진공정으로 구현 가능한 최소선폭보다 상당히 작은 값으로 형성될 수 있게 된다. 상기 측벽 경사에 따라 상기 제 2 플로팅 게이트(340)가 필드 산화막(310) 상에 걸치는 부분의 크기가 달라질 수 있지만, 상기 D2/D1는 약 0.4 ~ 0.8의 범위에 있는 것이 바람직하다.
이하에서는, 도 2 내지 도 4와 관련하여 설명된 본 발명의 메모리 셀 어레이를 형성하는 방법을 도 5a 내지 도 5d를 참조하여 간략히 예시한다.
먼저 도 5a 내지 도 5b는 반도체 기판(500) 상에 제 1 플로팅 게이트(530) 및 얕은 트렌치법(shallow tranch isolation)으로 필드 산화막을 형성하는 과정을 도시한 것이다. 먼저 도 5a를 참조하면, 반도체 기판(500) 상에 실리콘 산화막(520), 폴리실리콘막(520), 실리콘 질화막(532) 및 고온산화막(high temperature oxide; 534)을 순차 형성하고, 통상의 사진공정 및 건식식각공정을 통해 고온 산화막(534)을 개구시켜 전기적 활성영역을 정의하는 하드마스크 패턴을 형성하고, 이를 식각마스크로 하여 하부의 실리콘 질화막(532), 폴리실리콘막(530), 실리콘 산화막(520) 및 반도체 기판(500)을 소정깊이로 순차 식각하여 트렌치를 형성한다. 여기서 상기 실리콘 질화막(532)은 후속 화학기계적 연마공정시 식각정지막으로서의 역할을 한다.
이어서, 도 5b를 참조하면, 상기 트렌치 내부를 충진시키는 필드 산화막(510)을 형성하는 과정을 도시한 것이다. 이 과정을 좀 더 구체적으로 살펴보면, 고온 산화막(534)을 제거하고 소자분리용 산화막, 예컨대 USG막으로 상기 트렌치 내부 및 실리콘 질화막 상부를 도포한다. 이어서, 상기 실리콘 질화막(532)을 식각정지막으로 하여 상기 USG막을 화학기계적 연마방법으로 제거한 뒤, 상기 실리콘 질화막(532)을 인산스트립으로 제거한다.
도 5c는 제 2 플로팅 게이트(540)를 형성하는 과정을 도시한 것이다. 상기 필드 산화막(510) 및 제 1 플로팅 게이트(530) 상에 일정두께로 폴리실리콘막을 증착하고 상기 폴리실리콘막 상에 통상의 사진공정을 적용하여 소정 선폭의 개구부를 갖는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을식각마스크로 하여 상기 폴리실리콘막을 등방성 건식식각법 또는 경사식각법으로 식각하여 측벽이 경사진 제 2 플로팅 게이트(540)를 형성한다. 여기서 증착되는 폴리실리콘막은 형성될 제 2 플로팅게이트의 상면 폭(W), 즉 상기 사진공정에 의해 폴리실리콘막 상에 형성된 포토 레지스트 패턴의 개구부 선폭보다 높게 증착되어야 한다. 상기 식각방법은 앞서 설명한 바와 같이, 사진공정으로 형성가능한 최소선폭, 즉 인접한 두 제 2 플로팅 게이트 간의 상면 간격(D1)보다 필드 산화막(510) 상에서의 간격(D2)을 줄이기 위한 것으로 그 결과 각 제 2 플로팅 게이트(540)간의 평균 거리가 가까워지게 되어 메모리 셀의 집적도를 높일 수 있게 된다.
여기서, 등방성 건식식각법은 예컨대, 플라즈마 이온의 평균자유행로(mean free path)를 짧게 하여 이온의 직진성을 둔화시켜 이방성 식각특성을 감소시키거나 SF6와 같은 반응성이 큰 가스를 이용한 반응성 이온식각공정으로 이방성 식각특성을 감소시켜 식각하는 방법을 사용할 수 있다. 경사 식각법은 식각의 부산물로 생성되는 비휘발성 폴리머가 이온이 입사되는 면의 측면에 축적됨으로써 그 축적된 부분이 식각되지 않는 특성을 이용하여 측면에 경사를 가진 식각면을 형성하는 방법이다.
도 5d는 상기 제 2 플로팅 게이트 상에 유전막(550) 및 컨트롤 게이트(580)를 형성하는 과정을 도시한 것이다.
상기 유전막(550)으로는 통상의 실리콘 산화막을 사용하거나, 유전상수를 높이기 위해 산화막/질화막/산화막의 다층막을 사용할 수 있다. 상기 다층막의 형성과정은 여러 방법이 있을 수 있다. 예를 들면, 상기 산화막은 열산화법 또는 저압화학기상증착법으로 형성될 수 있으며, 상기 질화막은 저압화학기상증착법으로 형성될 수 있다. 상기 증착되는 다층막의 두께는 커플링 계수에 따라 다양하게 조절될 수 있다. 상기 유전막(550) 상에 형성되는 컨트롤 게이트(580)는 폴리실리콘/실리사이드의 이중막으로 된 컨트롤 게이트를 형성한다. 이어서, 상기 컨트롤 게이트(580), 유전막(550), 제 2 플로팅 게이트(540) 및 제 1 플로팅 게이트(530)를 순차 식각함으로써, 워드라인 방향으로 배열된 불활성 메모리 셀 어레이를 얻을 수 있다. 도 5d에서 상기 메모리 셀 어레이의 D-D' 방향의 단면은 도 3과 동일하다.
본 발명의 불활성 메모리 셀 어레이는 제 2 플로팅 게이트가 종래에 비해 폭이 좁고 높이가 크기 때문에 패턴 형성시 사진 및 식각공정의 공정변수로 인한 선폭변화를 줄이게 되어, 각 메모리 셀 간의 커플링 계수의 차가 적어 프로그램 또는 삭제시 프로그램 속도가 향상시킬 수 있다. 또한 본 발명의 제 2 플로팅 게이트는 그 측벽이 경사져 있어, 사진공정에 의해 얻을 수 있는 상기 제 2 플로팅 게이트의 선폭보다 좁은 선폭을 가진 제 2 플로팅 게이트를 설계할 수 있게 되므로 고집적화된 불활성 메모리 셀 어레이를 형성할 수 있게 된다.
Claims (8)
- 기판 상에 일정간격으로 주기적으로 배열된 돌출된 필드 산화막들과 상기 돌출된 필드 산화막에 의해 분리된 전기적 활성영역들;상기 각각의 전기적 활성영역 상에 국한되어 순차적층된 복수개의 필드 산화막 및 제 1 플로팅 게이트;상기 각각의 제 1 도전층과 전기적으로 접촉하며 그 폭은 상기 필드 산화막상으로 확장되고, 높이에 따라 그 폭이 감소하도록 측벽이 경사지며, 상기 필드 산화막으로부터의 높이가 상면에서의 폭 보다 큰 복수개의 제 2 플로팅 게이트;상기 제 2 플로팅 게이트상에 형성된 유전막; 및상기 유전막 상부를 따라 형성된 연속적인 컨트롤 게이트를 포함하는 것을 특징으로 하는 불활성 메모리 셀 어레이.
- 제 1 항에 있어서, 상기 복수개의 제 2 플로팅 게이트는,상기 제 2 플로팅 게이트 상부에서 인접하는 다른 제 2 플로팅 게이트와의 간격이 게이트 산화막 상에서의 상기 인접하는 제 2 플로팅 게이트 간의 간격의 1.4 ~ 1.8배인 것을 특징으로 하는 불활성 메모리 셀 어레이.
- 제 1 항에 있어서, 상기 복수개의 제 2 플로팅 게이트는,상기 제 2 플로팅 게이트들 간의 상부 간격이 상기 제 1 플로팅 게이트의 폭과 실질적으로 동일하고, 상기 제 2 플로팅 게이트의 상면 폭이 상기 제 1 플로팅 게이트의 폭보다 크거나 같은 것을 특징으로 하는 불활성 메모리 셀 어레이.
- 제 1 항에 있어서, 상기 복수개의 제 2 플로팅 게이트의 상기 측벽 경사가 약 60°~80°인 것을 특징으로 하는 불활성 메모리 셀 어레이.
- 제 1 항에 있어서, 상기 복수개의 제 2 플로팅 게이트는,상기 필드 산화막으로부터의 높이와 상기 상면에서의 폭의 비가 1 ~ 3인 것을 특징으로 하는 불활성 메모리 셀 어레이.
- 제 5 항에 있어서, 상기 필드산화막으로부터의 높이는 약 2000~4000Å인 것을 특징으로 하는 불활성 메모리 셀 어레이.
- 제 1 항에 있어서, 상기 유전막을 산화막/질화막/산화막이 순차 적층된 복합막인 것을 특징으로 하는 불활성 메모리 셀 어레이.
- 제 1 항에 있어서, 상기 컨트롤 게이트는 폴리실리콘막 및 실리사이드막이 순차적층된 이중막인 것을 특징으로 하는 불활성 메모리 셀 어레이.
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Legal Events
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|---|---|---|---|
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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