KR100841235B1 - 비휘발성 메모리 소자와 그 제조방법 및 구동방법 - Google Patents

비휘발성 메모리 소자와 그 제조방법 및 구동방법 Download PDF

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KR100841235B1
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김성호
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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Abstract

본 발명은 비휘발성 메모리 소자와 그 제조방법 및 구동방법에 관한 것이다.
이러한 본 발명에 따른 비휘발성 메모리 소자는 돌출형 채널이 형성된 기판과, 상기 채널 상에 형성된 제1 터널링 절연막과, 상기 채널 상부의 제1 터널링 절연막 상에 형성되어, 상기 채널로부터 상기 제1 터널링 절연막을 터널링한 전하의 저장공간을 제공하는 제1 부유 게이트과, 상기 제 1부유 게이트를 매립하여, 상기 제1 터널링 절연막 상에 형성된 제2 터널링 절연막과, 상기 제2 터널링 절연막 상에 형성되어, 상기 채널로부터 상기 제1 터널링 절연막과 상기 제2 터널링 절연막을 터널링한 전하의 저장공간을 제공하는 제2 부유 게이트과, 상기 제2 부유 게이트를 매립하여, 상기 제2 터널링 절연막 상에 형성된 제어 절연막 및 상기 제어 절연막 상에 형성된 게이트를 포함한다.
이러한 본 발명에 따르면, 비휘발성 메모리 소자의 집적도가 향상되고, 단채널효과(short channel effect)로 인한 누설전류의 양을 감소시켜 안정적인 동작을 하는 비휘발성 메모리 소자와 그 제조방법 및 구동방법을 제공하는 등의 효과가 있다.
부유 게이트, 터널링 절연막, 제어 절연막, 2-비트 비휘발성 메모리 소자

Description

비휘발성 메모리 소자와 그 제조방법 및 구동방법{NON-VOLATILE MEMORY DEVICE, THE METHOD OF MANUFACTURING AND DRIVING THEREOF}
도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 나타낸 도면.
도 2는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 나타낸 도면.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 도면.
도 9 내지 도 14는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 도면.
도 15는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 도면.
도 16은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 도면.
도 17 내지 도 18은 본 발명의 일 실시 예 및 다른 실시 예에 따른 비휘발성 메모리 소자의 구동원리를 개념적으로 설명한 그래프.
*****도면의 주요 부분에 대한 부호의 설명*****
100, 200: 기판
110, 210: 소자 분리막
120, 220: 제1 터널링 절연막
125, 225: 제2 터널링 절연막
130, 230: 제1 부유 게이트
135, 235: 제2 부유 게이트
140, 240: 제어 절연막
150, 250: 게이트
본 발명은 비휘발성 메모리 소자와 그 제조방법 및 구동방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃어버리는 반면, 상기 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지할 수 있는 특징을 갖는다.
반도체 산업에 있어서 무엇보다 중요한 것은 저전력, 고속도로 동작하는 비휘발성 메모리 소자를 주어진 웨이퍼 내에서 더 많이 생산하고, 소자의 물리적인 크기를 줄여야 한다. 이때, 수평 방향으로의 치수가 집적도를 좌우하는 기존의 이차원 채널의 소자 구조(planer)를 이용하는 경우에는 소자를 스케일 다운(scale down)하면 채널의 길이가 줄어들기 때문에 이차원 메모리 소자에 있어서 크기 축소 에 따른 누설전류의 증가, 단채널효과(short channel effect), 접합 프로파일 제어의 어려움 및 집적화의 한계와 같은 문제점이 발생한다.
이러한 문제점을 해결하기 위해 삼차원 수직 메모리 구조, 즉 이중 게이트(double gate structure)를 이용하는 비휘발성 메모리 소자의 구조가 제안되었다. 이와 같은 비휘발성 메모리 소자의 구조는 실리콘 채널의 전위를 채널 위에 있는 하나의 게이트 전극으로 제어하는 2-차원 구조 대신, 채널의 위/아래 또는 양면에 게이트를 위치시켜 게이트 전압에 의한 채널의 전위 제어 능력을 극대화시키는 삼차원 구조이다.
그러나 이러한 삼차원 구조의 비휘발성 메모리 소자에 따르더라도, 소자의 집적화에 한계가 있고, 단위소자의 소형화에 비례하여 단채널 효과가 증가되는 등의 문제점이 있다.
이러한 문제점들을 해결하기 위해 본 발명은 메모리 소자의 집적도를 향상시킬 수 있는 비휘발성 메모리 소자와 그 제조방법 및 구동방법을 제공한다.
또한, 본 발명은 단채널효과(short channel effect)로 인한 누설전류의 양을 더욱 감소시킬 수 있는 비휘발성 메모리 소자와 그 제조방법 및 구동방법을 제공한다.
이러한 기술적 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 돌출형 채널이 형성된 기판과, 상기 채널 상에 형성된 제1 터널링 절연막과, 상기 채널 상부의 제1 터널링 절연막 상에 형성되어, 상기 채널로부터 상기 제1 터널링 절연막을 터널링한 전하의 저장공간을 제공하는 제1 부유 게이트과, 상기 제 1부유 게이트를 매립하여, 상기 제1 터널링 절연막 상에 형성된 제2 터널링 절연막과, 상기 제2 터널링 절연막 상에 형성되어, 상기 채널로부터 상기 제1 터널링 절연막과 상기 제2 터널링 절연막을 터널링한 전하의 저장공간을 제공하는 제2 부유 게이트과, 상기 제2 부유 게이트를 매립하여, 상기 제2 터널링 절연막 상에 형성된 제어 절연막 및 상기 제어 절연막 상에 형성된 게이트를 포함한다.
여기서, 상기 채널 상부의 상기 제2 터널링 절연막의 두께는 상기 채널 측부의 상기 제2 터널링 절연막의 두께보다 두껍게 형성될 수 있다.
여기서, 상기 채널 상부의 상기 제어 절연막의 두께는 상기 채널 측부의 상기 제어 절연막의 두께보다 두껍게 형성될 수 있다.
여기서, 상기 기판은 두 개의 돌출형 채널이 형성된 기판이고, 상기 제1 부유 게이트는 상기 두 개의 돌출형 채널 사이와 상기 채널 상부의 상기 제1 터널링 절연막 상에 형성되어 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자가 형성될 수 있다.
여기서, 상기 기판은 실리콘, 실리콘 게르마늄, 인장 실리콘(strained silicon), 인장 실리콘 게르마늄 또는 절연층 매몰 실리콘(silicon-on-insulator:SOI) 중 하나일 수 있다.
여기서, 상기 제1 부유 게이트 또는 제2 부유 게이트는 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정 물질 또는 금속 산화물 나노결정 물질 중 하나일 수 있다.
여기서, 상기 제1 터널링 절연막, 상기 제2 터널링 절연막 또는 상기 제어 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 하프늄 다이옥 사이드(HFO2)막 중 하나일 수 있다.
본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법은 기판에 돌출형 채널을 형성하는 단계와, 상기 채널 상에 제1 터널링 절연막을 형성하는 단계와, 상기 제1 터널링 절연막 상에 제1 부유게이트를 형성하는 단계와, 상기 제1 부유게이트를 매립하여, 상기 제1 터널링 절연막 상에 제2 터널링 절연막을 형성하는 단계와, 상기 제2 터널링 절연막 상에 제2 부유게이트를 형성하는 단계와, 상기 제2 부유게이트를 매립하여, 상기 제2 터널링 절연막 상에 제어 절연막을 형성하는 단계 및 상기 제어 절연막 상에 게이트를 형성하는 단계를 포함한다.
여기서, 상기 제1 부유 게이트를 상기 채널 상부의 상기 제1 터널링 절연막 상에 형성할 수 있다.
여기서, 상기 채널 상부의 상기 제2 터널링 절연막의 두께를 상기 채널 측부의 상기 제2 터널링 절연막의 두께보다 두껍게 형성할 수 있다.
여기서, 상기 채널 상부의 상기 제어 절연막의 두께를 상기 채널 측부의 상기 제어 절연막의 두께보다 두껍게 형성할 수 있다.
여기서, 상기 기판에 두 개의 돌출형 채널을 형성하고, 상기 제1 부유 게이트를 상기 두 개의 돌출형 채널 사이와 상기 채널 상부의 상기 제1 터널링 절연막 상에 형성하여 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 제조 할 수 있다.
본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 구동하는 일 실시 방법으로, 상기 게이트에 제1 쓰기전압(Vprog1)이 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트에 저장되는 단계와, 상기 게이트에 제2 쓰기전압(Vprog2)이 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트와 상기 채널 측부의 상기 제2 부유게이트에 저장되는 단계 및 상기 게이트에 제3 쓰기전압(Vprog3)이 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트, 상기 채널 측부의 상기 제2 부유게이트 및 상기 채널 상부의 상기 제2 부유 게이트에 저장되는 단계에 의해서 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 구동시킬 수 있다.
본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 구동하는 다른 실시 방법으로, 상기 게이트에 일정한 쓰기전압(Vprog)이 제1 쓰기시간(tprog1)동안 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트에 저장되는 단계와, 상기 게이트에 일정한 쓰기전압(Vprog)이 제2 쓰기시간(tprog2)동안 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트와 상기 채널 측부의 상기 제2 부유게이트에 저장되는 단계 및 상기 게이트에 일정한 쓰기전압(Vprog)이 제3 쓰기시간(tprog3)동안 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트, 상기 채널 측부의 상기 제2 부유게이트 및 상기 채널 상부의 상기 제2 부유 게이트에 저장되는 단계에 의해서 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 구동시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는 돌출형 채널(100t, 100rs, 100ls)이 형성된 P-형 반도체 기판(100)과, 기판(100) 상에 형성된 인접한 다른 소자를 절연시키는 소자 분리막(110)과, 채널(100t, 100rs, 100ls) 상에 형성된 제1 터널링 절연막(120)과, 채널 상부의 제1 터널링 절연막(120) 상에 형성되어, 채널(100t, 100rs, 100ls)로부터 제1 터널링 절연막(120)을 터널링한 전하의 저장공간을 제공하는 제1 부유 게이트(130)과, 제 1 부유 게이트(130)를 매립하여, 제1 터널링 절연막(120) 상에 형성된 제2 터널링 절연막(125)과, 제2 터널링 절연막(125) 상에 형성되어, 채널(100t, 100rs, 100ls)로부터 제1 터널링 절연막(120)과 제2 터널링 절연막(125)을 터널링한 전하의 저장공간을 제공하는 제2 부유 게이트(135)과, 제2 부유 게이트(135)를 매립하여, 제2 터널링 절연막(125) 상에 형성된 제어 절연막(140) 및 제어 절연막(140) 상에 형성된 게이트(150)를 포함한다.
여기서, 기판(100)에는 돌출형 채널(100t, 100rs, 100ls)이 형성되어 있고, 도시하지는 않았지만, 돌출형 채널(100t, 100rs, 100ls)의 양단(A-A'의 양단)에 소오스/드레인 영역이 형성될 수 있고, 기판(100)에 불순물 주입 등을 이용하여 서로 이격된 소오스/드레인 영역이 형성될 수 있다. 이러한 돌출형 채널(100t, 100rs, 100ls)의 형상으로 인하여 소오스/드레인 사이의 채널(100t, 100rs, 100ls)영역의 표면적이 확대되고, 후술할 게이트(150)가 표면적이 확대된 채널의 상부(100t) 및 측부(100rs, 100ls)를 둘러 싸도록 함으로써, 게이트(150)의 채널(100t, 100rs, 100ls)에 대한 전위 제어력을 향상시켜, 비휘발성 메모리 소자의 고집적화로 인하여 발생하는 단채널 효과를 줄일 수 있다. 이러한 기판(100)은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 또는 절연층 매몰 실리콘(Silicon-On-Insulator: SOI) 중 하나로 형성될 수 있다.
여기서, 제1 터널링 절연막(120)과 각각의 제1 부유게이트(130)를 서로 전기적으로 격리시키는 제2 터널링 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 하프늄 다이옥 사이드(HFO2) 중 하나로 형성될 수 있다.
여기서, 제어 절연막(140)은 각각의 제2 부유게이트(135)를 서로 전기적으로 격리시킨다. 이러한 제어 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 하프늄 다이옥 사이드(HFO2) 중 하나로 형성될 수 있다.
여기서, 제1 부유게이트(130)와 제2 부유게이트(135)는 채널(100t, 100rs, 100ls)로부터 터널링한 전하의 저장공간이며, 인접한 부유게이트와 연결되어 있거나, 분리시켜 형성될 수 있다. 이러한 제1 부유게이트(130) 및 제2 부유게이트(135)는 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정 물질 또는 금속 산화물 나노결정 물질 중 하나로 형성될 수 있다.
여기서, 제1 부유 게이트(130)는 채널 상부(100t)의 제1 터널링 절연막(120) 상에 형성된다. 그리고 채널 상부(100t)의 제2 터널링 절연막(125)의 두께를 채널 측부(100rs, 100ls)의 제2 터널링 절연막(125)의 두께보다 두껍게 형성되게 하고, 채널 상부(100t)의 제어 절연막(140)의 두께를 채널 측부(100rs, 100ls)의 제어 절연막(140)의 두께보다 두껍게 형성되게 한다. 여기서, 제2 터널링 절연막(125)의 두께와 제어 절연막(140)의 두께 중 어느 하나만 채널의 상부(100t)가 채널의 측부(100rs, 100ls)보다 두껍게 형성될 수 있다. 이러한 제1 부유게이트(130)의 형성위치, 제2 터널링 절연막(125)의 두께 및 제어 절연막(140)의 두께를 조절 함으로써, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자가 2-비트의 데이터를 저장 할 수 있다. 2-비트의 데이트를 저장하는 방법은 후술할 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동방법에서 상세히 설명한다.
도 2는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자는 두 개의 돌출형 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)이 형성된 기판(200)과, 기판(200) 상에 형성된 인접한 다른 소자를 절연시키는 소자 분리막(210)과, 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)상에 형성된 제1 터널링 절연막(220)과, 제1 터널링 절연막(220) 상에 형성되어, 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)로부터 제1 터널링 절연막(220)을 터널링한 전하의 저장공간을 제공하는 제1 부유 게이트(230)와, 제 1부유 게이트(230)를 매립하여, 제1 터널링 절연막(220) 상에 형성된 제2 터널링 절연막(225)과, 제2 터널링 절연막(225) 상에 형성되어, 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)로부터 제1 터널링 절연막(220)과 제2 터널링 절연막(225)을 터널링한 전하의 저장공간을 제공하는 제2 부유 게이트(235)와, 제2 부유 게이트(235)를 매립하여, 제2 터널링 절연막(225) 상에 형성된 제어 절연막(240) 및 제어 절연막(240) 상에 형성된 게이트(250)를 포함한다.
기판(200)에는 두 개의 돌출형 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)이 형성되어 있고, 도시하지는 않았지만 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)의 양단(B-B'의 양단)에는 소오스/드레인이 형성될 수 있고, 기판(200)에 불순물 주입 등을 이용하여 서로 이격된 소오스/드레인 영역이 형성될 수 있다. 이러한 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)은 두 개의 돌출부(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2)와 돌출부 사이에 형성된 함몰부(200b)로 인하여, 앞서 상세히 설명한 본 발명의 일 실시 예에 따른 비휘발성 메 모리 소자의 채널보다 채널의 표면적이 보다 확대된 구조이다. 이로 인하여, 게이트의 채널에 대한 전위 제어력을 보다 향상시켜, 비휘발성 메모리 소자의 고집적화로 인하여 발생하는 단채널 효과를 더욱 효율적으로 줄일 수 있다.
여기서, 제1 터널링 절연막(220), 제2 터널링 절연막(225), 제1 부유게이트(230), 제2 부유게이트(235) 및 제어 절연막(240)은 앞서 상세히 설명한 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제1 터널링 절연막(120), 제2 터널링 절연막(125), 제1 부유게이트(130), 제2 부유게이트(135) 및 제어 절연막(140)과 실질적으로 동일한 기능을 수행하므로, 제1 터널링 절연막(220), 제2 터널링 절연막(225), 제1 부유게이트(230), 제2 부유게이트(235) 및 제어 절연막(240)에 대한 설명은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제1 터널링 절연막(120), 제2 터널링 절연막(125), 제1 부유게이트(130), 제2 부유게이트(135) 및 제어 절연막(140)에 대한 설명으로 대체한다.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 나타낸 도면이다.
도 3 내지 도 8에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조방법은 기판(100)에 돌출형 채널(100t, 100ls, 100rs)을 형성하는 단계와, 기판(100) 상에 소자 분리막(110)를 형성하는 단계와, 채널(100t, 100ls, 100rs) 상에 제1 터널링 절연막(120)을 형성하는 단계와, 제1 터널링 절연막 (120) 상에 제1 부유게이트(130)를 형성하는 단계와, 제1 부유게이트(130)를 매 립하여, 제1 터널링 절연막(120) 상에 제2 터널링 절연막(125)을 형성하는 단계와, 제2 터널링 절연막(125) 상에 제2 부유게이트(135)를 형성하는 단계와, 제2 부유게이트(135)를 매립하여, 제2 터널링 절연막(125) 상에 제어 절연막(140)을 형성하는 단계 및 제어 절연막(140) 상에 게이트(150)를 형성하는 단계를 포함한다.
<채널(100t, 100ls, 100rs) 형성단계>
도 3에 도시된 바와 같이, P-형 반도체 기판(100)에 돌출형 채널(100t, 100ls, 100rs)을 형성한다. 이러한 채널(100t, 100ls, 100rs)의 형성은 예를 들어, 포토 리소그래피 공정을 이용하여 기판(100) 상부에 마스크를 배치한 후, 노광, 현상 등의 단계를 이용하여 형성하는 방법, 기판(100)에 에피탁시(epitaxy) 실리콘막을 성장시키거나 또는 실리콘막을 증착한 후 이를 패터닝(patterning)하여 형성할 수 있다.
<제1 터널링 절연막(120) 형성단계>
도 4에 도시된 바와 같이, 채널(100t, 100ls, 100rs)의 외곽부분 즉, 기판(100)에 채널(100t, 100ls, 100rs)이 형성되지 않은 부분에 소자 분리막(110)을 형성한다.
다음으로 소자 분리막(110)과, 채널 상부(100t) 및 채널 측부(100ls, 100rs) 상에 제1 터널링 절연막(120)을 형성한다. 이러한 제1 터널링 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 하프늄 다이옥 사이드(HFO2) 중 하나로 형성할 수 있다.
<제1 부유게이트(130)를 형성단계>
도 5에 도시된 바와 같이, 채널 상부(100t)의 제1 터널링 절연막(120) 상에 화학적기상증착(chemical vapor deposition)방법, 이온주입 후 열처리 방법 또는 증착 후 산화에 의한 방법 등을 이용하여 제1 부유 게이트(130)를 형성한다. 이러한 제1 부유게이트(130)는 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정 물질 또는 금속 산화물 나노결정 물질 중 하나로 형성할 수 있다.
<제2 터널링 절연막(125) 형성단계>
도 6에 도시된 바와 같이, 제1 터널링 절연막(120) 상에 제1 부유게이트(130)을 매립하여 제2 터널링 절연막(125)을 형성한다. 형성 시에 증착 조건을 조절하여 채널 상부(100t)의 두께를 채널 측부(100ls, 100rs)의 두께보다 더 두껍게 형성할 수 있다. 이러한 제2 터널링 절연막(125)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 하프늄 다이옥 사이드(HFO2) 중 하나로 형성할 수 있다.
<제2 부유게이트(135) 형성단계>
도 7에 도시된 바와 같이, 제2 터널링 절연막(125) 상에 화학적기상증착(chemical vapor deposition: CVD)방법, 이온주입 후 열처리 방법 또는 증착 후 산화에 의한 방법 등을 이용하여 제2 부유게이트(135)를 형성한다. 이러한 제2 부유게이트(130)는 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정 물질 또는 금속 산화물 나노결정 물질 중 하나로 형성할 수 있다.
<제어 절연막(140) 및 게이트(150) 형성단계>
도 8에 도시된 바와 같이, 제2 터널링 절연막(125) 상에 제2 부유게이트(135)를 매립하여 제어 절연막(140)을 형성한다. 형성 시에 증착 조건을 조절하여 채널 상부(100t)의 두께를 채널 측부(100ls, 100rs)의 두께보다 더 두껍게 형성할 수 있다. 이러한 제어 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 하프늄 다이옥 사이드(HFO2) 중 하나로 형성할 수 있다. 그리고, 제어 절연막(140) 상에 게이트(150)를 형성한다.
도 9 내지 도 14는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 나타낸 도면이다.
도 9 내지 도 14에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 제조방법은 기판(200)에 두 개의 돌출형 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)을 형성하는 단계와, 기판(200) 상에 소자 분리막(210)를 형성하는 단계와, 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b) 상에 제1 터널링 절연막(220)을 형성하는 단계와, 제1 터널링 절연막 (220) 상에 제1 부유게이트(230)를 형성하는 단계와, 제1 부유게이트(230)를 매립하여, 제1 터널링 절연막(220) 상에 제2 터널링 절연막(225)을 형성하는 단계와, 제2 터널링 절연막(225) 상에 제2 부유게이트(235)를 형성하는 단계와, 제2 부유게이트(235)를 매립하여, 제2 터널링 절연막(225) 상에 제어 절연막(240)을 형성하는 단계 및 제어 절연막(240) 상에 게이트(250)를 형성하는 단계를 포함한다.
<채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b) 형성단계>
도 9에 도시된 바와 같이, 기판(200)에 두 개의 돌출형 채널(200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)을 형성한다. 예를 들어, 기판(200)을 패터닝하여 형성하거나 기판 상에 형성된 마스크의 식각과정을 거친 후 실리콘의 선택적인 에피택셜 성장기술(selective epitaxial growth) 등을 이용하여 형성할 수 있다.
<제1 터널링 절연막(220) 형성단계>
앞서 상세히 설명한 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 단계 중 제1 터널링 절연막(120) 형성단계와 실질적으로 동일한 방법으로 형성할 수 있으므로, 제1 터널링 절연막(220) 형성단계에 대한 설명은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 단계 중 제1 터널링 절연막(120) 형성단계에 대한 설명으로 대체한다.
<제1 부유게이트(230)를 형성단계>
도 11에 도시된 바와 같이, 채널의 상부(200t1, 200t2)와 채널의 함몰부(200b)의 제1 터널링 절연막(220) 상에 화학적기상증착(chemical vapor deposition)방법, 이온주입 후 열처리 방법 또는 증착 후 산화에 의한 방법 등을 이용하여 제1 부유 게이트(230)를 형성한다. 이러한 제1 부유게이트(230)는 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정 물질 또는 금속 산화물 나노결정 물질 중 하나로 형성할 수 있다.
다음으로 제2 터널링 절연막(225) 형성단계, 제2 부유게이트(235) 형성단계, 제어 절연막(240) 및 게이트(250) 형성단계는 앞서 상세히 설명한 본 발명의 일 실 시 예에 따른 비휘발성 메모리 소자의 제조 단계 중 제2 터널링 절연막(125) 형성단계, 제2 부유게이트(135) 형성단계, 제어 절연막(140) 및 게이트(150) 형성단계와 실질적으로 동일한 방법으로 형성할 수 있으므로, 제2 터널링 절연막(225) 형성단계, 제2 부유게이트(235) 형성단계, 제어 절연막(240) 및 게이트(250) 형성단계에 대한 설명은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 단계 중 제2 터널링 절연막(125) 형성단계, 제2 부유게이트(135) 형성단계, 제어 절연막(140) 및 게이트(150) 형성단계에 대한 설명으로 대체한다.
도 15, 도 17 및 도 18은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 도면 및 그래프이다.
먼저, 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위해 파라미터를 정의하면 다음과 같다.
-제1 쓰기전압(Vprog1)은 논리'01'일 때 게이트(150)에 인가되는 전압이다.
-제2 쓰기전압(Vprog2)은 논리'10'일 때 게이트(150)에 인가되는 전압이다.
-제3 쓰기전압(Vprog3)은 논리'11'일 때 게이트(150)에 인가되는 전압이다.
이 때 Vprog1, Vprog2, Vprog3 간 전압의 크기는 Vprog1 < Vprog2 < Vprog3 이다.
-Vt0 은 논리'00'의 문턱전압(threshold voltage)을 나타낸다.
-Vt1 은 논리'01'의 문턱전압(threshold voltage)을 나타낸다.
-Vt2 은 논리'10'의 문턱전압(threshold voltage)을 나타낸다.
-Vt3 은 논리'11'의 문턱전압(threshold voltage)을 나타낸다.
-제1 쓰기시간(tprog1)은 논리'01'일 때 게이트(150)에 일정한 전압(Vprog)이 가해지는 시간이다.
-제2 쓰기시간(tprog2)은 논리'10'일 때 게이트(150)에 일정한 전압(Vprog)이 가해지는 시간이다.
-제3 쓰기시간(tprog3)은 논리'11'일 때 게이트(150)에 일정한 전압(Vprog)이 가해지는 시간이다. 이 때 tprog1, tprog2, tprog3 간 시간은 tprog1 < tprog2 < tprog3 과 같다.
이하에서 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 상세히 설명한다. 구동방법에는 게이트(150)에 인가되는 전압을 제어하여 구동하는 방법과 게이트(150)에 일정한 전압을 인가하고 인가 시간을 제어하여 구동하는 방법이 있다. 먼저, 게이트에 인가되는 전압을 제어하여 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명한다. 이 때 도시하지는 않았지만 소오스와 드레인 사이에 드레인 전압(Vd) 인가되어 있다.
1) 논리 ‘00’의 경우, 쓰기를 하지 않은 상태이므로 소오스/드레인간 채널(100t, 100ls, 100rs)의 전하가 제1 터널링 절연막(120)을 터널링하여 제1 영역(1000)의 제1 부유게이트(130)에 저장될 수 없어 가장 낮은 문턱전압(Vt0)을 나타 낸다.
2) 논리 ‘01’의 경우, 제1 쓰기전압(Vprog1)으로 쓰기를 수행하며, 제1 쓰기전압(Vprog1)이 게이트(150)에 인가되는 전압 중 가장 작기 때문에 소오스/드레인간 채널(100t, 100ls, 100rs)에 있는 전하는 채널에서 가장 가까운 제1 영역(1000)으로 터널링하여 제1 부유게이트(130)에 저장되고, 논리 ‘00’의 문턱전압(Vt0)보다 증가된 문턱전압(Vt1)을 갖는다.
3) 논리 ‘10’의 경우, 제2 쓰기전압(Vprog2)으로 쓰기를 수행하며, 제1 쓰기전압(Vprog1)보다 크기 때문에 소오스/드레인간 채널(100t, 100ls, 100rs)에 있는 전하는 제1 영역(1000)과 제2 영역(1100ls, 1100rs)으로 터널링하여 제1 부유게이트(130)와 채널 측부(100ls, 100rs)의 제2부유게이트(135)에 저장되고, 논리 ‘01’의 문턱전압(Vt1)보다 증가된 문턱전압(Vt2)을 갖는다.
4) 논리 ‘11’의 경우, 제3 쓰기전압(Vprog3)으로 쓰기를 수행하며, 제3 쓰기전압(Vprog3)이 게이트(150)에 인가되는 전압 중 가장 크기 때문에 소오스/드레인간 채널(100t, 100ls, 100rs)에 있는 전하는 제1 영역(1000), 제2 영역(1100ls, 1100rs) 및 제3 영역(1200)으로 터널링하여 제1 부유게이트(130)와 모든 제2부유게이트(135)에 저장되고, 논리 ‘10’의 문턱전압(Vt2)보다 증가된 문턱전압(Vt3)을 갖는다.
다음으로, 게이트(150)에 일정한 전압(Vprog)을 인가하고 인가 시간을 제어하여 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 상세히 설명한다.
1) 논리 ‘00’의 경우, 쓰기를 하지 않은 상태이므로 소스/드레인간 채널(100t, 100ls, 100rs)의 전하가 터널링하여 제1영역(1000)의 제1부유게이트(130)에 저장될 수 없어 가장 낮은 문턱전압(Vt0)을 갖는다.
2) 논리 ‘01’의 경우, 제1 쓰기시간(tprog1)동안 쓰기를 수행하며, 제1 쓰기시간이 세 개의 쓰기시간 중 가장 짧기 때문에 전하가 채널(100t, 100ls, 100rs)에서 가장 가까운 제1 영역(1000)으로 터널링하여 제1부유게이트(130)에 저장되고, 논리 ‘00’의 문턱전압(Vt0)보다 증가된 문턱전압(Vt1)을 갖는다.
3) 논리 ‘10’의 경우, 제2 쓰기시간(tprog2) 동안 쓰기를 수행하며, 쓰기시간이 제1 쓰기시간(tprog1)보다 길어졌기 때문에 제1 영역(1000)과 제2영역(1100ls, 1100rs)으로 터널링된 전하가 제1 부유게이트(130)와 채널 측부(100ls, 100rs)의 제2부유게이트(135)에 저장되고, 논리 ‘01’의 문턱전압(Vt1)보다 증가된 문턱전압(Vt2)을 갖는다.
4) 논리 ‘11’의 경우, 제3 쓰기시간(tprog3)동안 쓰기를 수행하며, 쓰기시간이 가장 크기 때문에 제1영역(1000)과, 제2영역(1100ls, 1100rs) 및 제3영역(1200) 으로 터널링된 전하가 제1 부유게이트(130)와 모든 제2부유게이트(135)에 저장되고, 논리 ‘10’의 문턱전압(Vt2)보다 증가된 문턱전압(Vt3)을 갖는다.
도 16, 도 17 및 도 18은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 도면 및 그래프이다.
먼저, 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위해 파라미터를 정의하면 다음과 같다.
-제1 쓰기전압(Vprog1)은 논리'01'일 때 게이트(250)에 인가되는 전압이다.
-제2 쓰기전압(Vprog2)은 논리'10'일 때 게이트(250)에 인가되는 전압이다.
-제3 쓰기전압(Vprog3)은 논리'11'일 때 게이트(250)에 인가되는 전압이다.
이 때 Vprog1, Vprog2, Vprog3 간 전압의 크기는 Vprog1 < Vprog2 < Vprog3 이다.
-Vt0 은 논리'00'의 문턱전압(threshold voltage)을 나타낸다.
-Vt1 은 논리'01'의 문턱전압(threshold voltage)을 나타낸다.
-Vt2 은 논리'10'의 문턱전압(threshold voltage)을 나타낸다.
-Vt3 은 논리'11'의 문턱전압(threshold voltage)을 나타낸다.
-제1 쓰기시간(tprog1)은 논리'01'일 때 게이트(250)에 일정한 전압(Vprog)이 가해지는 시간이다.
-제2 쓰기시간(tprog2)은 논리'10'일 때 게이트(250)에 일정한 전압(Vprog)이 가해지는 시간이다.
-제3 쓰기시간(tprog3)은 논리'11'일 때 게이트(250)에 일정한 전압(Vprog)이 가해지는 시간이다. 이 때 tprog1, tprog2, tprog3 간 시간은 tprog1 < tprog2 < tprog3 과 같다.
이하에서 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 상세히 설명한다. 구동방법에는 게이트(250)에 인가되는 전압을 제어하여 구동하는 방법과 게이트(250)에 일정한 전압을 인가하고 인가 시간을 제어하여 구동하는 방법이 있다. 먼저, 게이트에 인가되는 전압을 제어하여 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 설명한다. 이 때 도시하지는 않았지만 소오스와 드레인 사이에 드레인 전압(Vd) 인가되어 있다.
1) 논리 ‘00’의 경우, 쓰기를 하지 않은 상태이므로 소오스/드레인간 채널 (200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)의 전하가 제1 터널링 절연막(220)을 터널링하여 제1영역(2000t1, 2000t2, 2000b)의 제1부유게이트(230)에 저장될 수 없어 가장 낮은 문턱전압(Vt0)을 나타낸다.
2) 논리 ‘01’의 경우, 제1 쓰기전압(Vprog1)으로 쓰기를 수행하며, 제1 쓰기전압이 가장 작기 때문에 소오스/드레인간 채널 (200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)에 있는 전하는 채널에서 가장 가까운 제1 영역(2000t1, 2000t2, 2000b)으로 터널링하여 제1부유게이트(230)에 저장되고, 논리 ‘00’의 문턱전압(Vt0)보다 증가된 문턱전압(Vt1)을 갖는다.
3) 논리 ‘10’의 경우, 제2 쓰기전압(Vprog2)으로 쓰기를 수행하며, 제2 쓰기전압이 제1 쓰기전압(Vprog1)보다 크기 때문에 소오스/드레인간 채널 (200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)에 있는 전하는 제1 영역(2000t1, 2000t2, 2000b)과 제2영역(2100ls, 2100ms, 2100rs)으로 터널링하여 제1 부유게이트(230)와 채널 측부(200ls1, 200ls2, 200rs1, 200rs)의 제2 부유게이트(235)에 저장되고, 논리 ‘01’의 문턱전압(Vt1)보다 증가된 문턱전압(Vt2)을 갖는다.
4) 논리 ‘11’의 경우, 제3 쓰기전압(Vprog3)으로 쓰기를 수행하며, 제3 쓰기전압이 가장 크기 때문에 소오스/드레인간 채널 (200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)에 있는 전하는 제1영역(2000t1, 2000t2, 2000b)과, 제2영역(2100ls, 2100ms, 2100rs) 및 제3영역(2200t1, 2200t2)으로 터널링하여 제1 부유게이트(230)와 모든 제2부유게이트(235)에 저장되고, 논리 ‘10’의 문턱전압(Vt2)보다 증가된 문턱전압(Vt3)을 갖는다.
다음으로 게이트(250)에 일정한 전압(Vprog)을 인가하고 인가 시간을 제어하여 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 상세히 설명한다.
1) 논리 ‘00’의 경우, 쓰기를 하지 않은 상태이므로 소오스/드레인간 채널 (200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)의 전하가 터널링하여 제1영역(2000t1, 2000t2, 2000b)의 제1부유게이트(230)에 저장될 수 없어 가장 낮은 문턱전압(Vt0)을 갖는다.
2) 논리 ‘01’의 경우, 제1 쓰기시간(tprog1)동안 쓰기를 수행하며, 쓰기시간이 상기 세 개의 쓰기시간 중 가장 짧기 때문에 전하가 채널 (200t1, 200t2, 200ls1, 200ls2, 200rs1, 200rs2, 200b)에서 가장 가까운 제1 영역(2000t1, 2000t2, 2000b)으로 터널링하여 제1부유게이트(230)에 저장되고, 논리 ‘00’의 문턱전압(Vt0)보다 증가된 문턱전압(Vt1)을 갖는다.
3) 논리 ‘10’의 경우, 제2 쓰기시간(tprog2)동안 쓰기를 수행하며, 제1 쓰기시간(tprog1)보다 길어졌기 때문에 제1 영역(2000t1, 2000t2, 2000b)과 제2영역(2100ls, 2100ms, 2100rs)으로 터널링된 전하가 제1 부유게이트(230) 및 채널 측부(200ls1, 200ls2, 200rs1, 200rs2)의 제2부유게이트(235)에 저장되고, 논리 ‘01’의 문턱전압(Vt1)보다 증가된 문턱전압(Vt2)을 갖는다.
4) 논리 ‘11’의 경우, 제3 쓰기시간(tprog3)동안 쓰기를 수행하며, 쓰기시간이 가장 길기 때문에 제1영역(2000t1, 2000t2, 2000b), 제2영역(2100ls, 2100ms, 2100rs) 및 제3영역(2200t1, 2200t2)으로 터널링된 전하가 제1 부유게이트(230)와 모든 제2부유게이트(235)에 저장되고, 논리 ‘10’의 문턱전압(Vt2)보다 증가된 문 턱전압(Vt3)을 갖는다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, 삼차원 구조의 비휘발성 메모리 소자에 2-비트 데이터를 저장함으로써, 집적화를 높일 수 있는 비휘발성 메모리 소자와 그 제조방법 및 구동방법을 제공하는 효과가 있다.
또한, 본 발명은 단위소자의 소형화에 비례하여 생길 수 있는 단채널 효과를 더욱 감소시킬 수 있는 비휘발성 메모리 소자와 그 제조방법 및 구동방법을 제공하는 효과가 있다.

Claims (15)

  1. 돌출형 채널이 형성된 기판;
    상기 채널 상에 형성된 제1 터널링 절연막;
    상기 채널 상부의 제1 터널링 절연막 상에 형성되어, 상기 채널로부터 상기 제1 터널링 절연막을 터널링한 전하의 저장공간을 제공하는 제1 부유 게이트;
    상기 제 1부유 게이트를 매립하여, 상기 제1 터널링 절연막 상에 형성된 제2 터널링 절연막;
    상기 제2 터널링 절연막 상에 형성되어, 상기 채널로부터 상기 제1 터널링 절연막과 상기 제2 터널링 절연막을 터널링한 전하의 저장공간을 제공하는 제2 부유 게이트;
    상기 제2 부유 게이트를 매립하여, 상기 제2 터널링 절연막 상에 형성된 제어 절연막; 및
    상기 제어 절연막 상에 형성된 게이트;
    를 포함하는 비휘발성 메모리 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 채널 상부의 상기 제2 터널링 절연막의 두께는 상기 채널 측부의 상기 제2 터널링 절연막의 두께보다 두꺼운 비휘발성 메모리 소자.
  4. 제 1항에 있어서,
    상기 채널 상부의 상기 제어 절연막의 두께는 상기 채널 측부의 상기 제어 절연막의 두께보다 두꺼운 비휘발성 메모리 소자.
  5. 제 1항에 있어서,
    상기 기판은 두 개의 돌출형 채널이 형성된 기판이고, 상기 제1 부유 게이트는 상기 두 개의 돌출형 채널 사이와 상기 채널 상부의 상기 제1 터널링 절연막 상에 형성된 비휘발성 메모리 소자.
  6. 제 1항에 있어서,
    상기 기판은 실리콘, 실리콘 게르마늄, 인장 실리콘(strained silicon), 인장 실리콘 게르마늄 또는 절연층 매몰 실리콘(silicon-on-insulator:SOI) 중 하나인 비휘발성 메모리 소자.
  7. 제 1항에 있어서,
    상기 제1 부유 게이트 또는 제2 부유 게이트는 폴리 실리콘, 비정질 실리콘, 금속 산화물, 실리콘 질화물, 실리콘 나노결정 물질 또는 금속 산화물 나노결정 물질 중 하나인 비휘발성 메모리 소자.
  8. 제 1항에 있어서,
    상기 제1 터널링 절연막, 상기 제2 터널링 절연막 또는 상기 제어 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 하프늄 다이옥사이드(HFO2)막 중 하나인 비휘발성 메모리 소자.
  9. 기판에 돌출형 채널을 형성하는 단계;
    상기 채널 상에 제1 터널링 절연막을 형성하는 단계;
    상기 제1 터널링 절연막 상에 제1 부유게이트를 형성하는 단계;
    상기 제1 부유게이트를 매립하여, 상기 제1 터널링 절연막 상에 제2 터널링 절연막을 형성하는 단계;
    상기 제2 터널링 절연막 상에 제2 부유게이트를 형성하는 단계;
    상기 제2 부유게이트를 매립하여, 상기 제2 터널링 절연막 상에 제어 절연막을 형성하는 단계; 및
    상기 제어 절연막 상에 게이트를 형성하는 단계;
    를 포함하는 비휘발성 메모리 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 부유 게이트를 상기 채널 상부의 상기 제1 터널링 절연막 상에 형성하는 비휘발성 메모리 소자의 제조 방법.
  11. 제 9항에 있어서,
    상기 채널 상부의 상기 제2 터널링 절연막의 두께를 상기 채널 측부의 상기 제2 터널링 절연막의 두께보다 두껍게 형성하는 비휘발성 메모리 소자의 제조 방법.
  12. 제 9항에 있어서,
    상기 채널 상부의 상기 제어 절연막의 두께를 상기 채널 측부의 상기 제어 절연막의 두께보다 두껍게 형성하는 비휘발성 메모리 소자의 제조 방법.
  13. 제 9항에 있어서,
    기판에 두 개의 돌출형 채널을 형성하고, 상기 제1 부유 게이트를 상기 두 개의 돌출형 채널 사이와 상기 채널 상부의 상기 제1 터널링 절연막 상에 형성하는 비휘발성 메모리 소자의 제조 방법.
  14. 상기 제 1항의 비휘발성 메모리 소자의 구동방법에 있어서,
    상기 게이트에 제1 쓰기전압(Vprog1)이 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트에 저장되는 단계;
    상기 게이트에 제2 쓰기전압(Vprog2)이 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트와 상기 채널 측부의 상기 제2 부유게이트에 저장되는 단계; 및
    상기 게이트에 제3 쓰기전압(Vprog3)이 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트, 상기 채널 측부의 상기 제2 부유게이트 및 상기 채널 상부의 상기 제2 부유 게이트에 저장되는 단계;
    를 포함하는 비휘발성 메모리 소자의 구동방법.
  15. 상기 제 1항의 비휘발성 메모리 소자의 구동방법에 있어서,
    상기 게이트에 일정한 쓰기전압(Vprog)이 제1 쓰기시간(tprog1)동안 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트에 저장되는 단계;
    상기 게이트에 일정한 쓰기전압(Vprog)이 제2 쓰기시간(tprog2)동안 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트와 상기 채널 측부의 상기 제2 부유게이트에 저장되는 단계; 및
    상기 게이트에 일정한 쓰기전압(Vprog)이 제3 쓰기시간(tprog3)동안 인가되면 상기 채널의 전하들이 상기 채널 상부의 상기 제1 부유 게이트, 상기 채널 측부의 상기 제2 부유게이트 및 상기 채널 상부의 상기 제2 부유 게이트에 저장되는 단계;
    를 포함하는 비휘발성 메모리 소자의 구동방법.
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