CN104638018B - 一种半浮栅器件及其制备方法 - Google Patents
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Abstract
本发明提供了一种半浮栅器件及其制备方法，包括：位于半导体衬底中的有源区、场氧区，在有源区的漏区表面的具有浮柵开口的第一绝缘层，覆盖浮柵开口和第一绝缘层的浮栅，位于浮栅开口下方的漏区中的扩散区，覆盖浮栅和漏区表面的第二绝缘层，覆盖第二绝缘层的控制栅，位于控制栅侧壁的侧墙，分别位于控制栅两侧的具有重掺杂源区和重掺杂漏区，以及重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极，在轻掺杂漏区中具有一凹槽区域，凹槽区域位于扩散区和重掺杂漏区之间，第二绝缘层覆盖凹槽区域内壁和底部，控制栅填充于凹槽区域中，重掺杂漏区材料为窄禁带宽度材料，增加了带间遂穿发生率，减少漏电，提高了器件读写速度。
Description
技术领域
本发明涉及半导体存储器技术领域，具体涉及一种采用异质结作为漏极的半浮栅器件及其制备方法。
背景技术
挥发性存储器(Nonvolatile memory,NVM)可以在断电情况的长期存储数据，而非挥发性存储器主流结构是浮栅晶体管。
为了进一步提高浮栅半导体存储器的性能，提出了半浮栅晶体管(Semi-FloatingGate Transistor,SFGT)的概念，在器件漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入隧穿场效应晶体管(Tunneling Field Effect Transistor,TFET)对浮栅进行充放电。半浮栅晶体管利用遂穿晶体管的带间遂穿机制(Band-to-Band Tunneling)降低了器件的工作电压，提高了器件的存储速度。
半浮栅存储器可以取代一部分的静态随机存储器(SRAM)。传统SRAM需用6个MOSFET晶体管才能构成一个存储单元，集成度较低，占用面积大。半浮栅晶体管则可以单个晶体管构成一个存储单元，存储速度接近由6个晶体管构成的SRAM存储单元。因此，由半浮栅晶体管(SFGT)构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。半浮栅晶体管还可以应用于动态随机存储器(DRAM)领域。其基本单元由1T1C构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术，而半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。
图1是现有的半浮栅器件的剖面示意图，其包括：在半导体衬底100内形成具有半导体衬底相反掺杂类型的源区102和漏区103，半导体衬底100可以为单晶硅、多晶硅或者绝缘体上的硅。在半导体衬底100内、介于源区102和漏区103之间形成有器件的平面沟道区116，平面沟道区116是该半导体存储器在进行工作时形成的反型层。在源区102和漏区103内还分别形成高掺杂浓度的掺杂区111和掺杂区112，掺杂区111和掺杂区112与源区和漏区具有相同的掺杂类型。
在源区102、沟道区116和漏区103之上形成有第一层绝缘层104，且在漏区103之上形成第一层绝缘层104和浮栅开口区域105形成一个作为电荷存储节点的浮栅107，浮栅107具有与漏区103相反的掺杂类型，且浮栅107中掺杂杂质会通过浮栅开口区域105扩散至漏区103中形成扩散区106，从而通过浮栅开口区域105在浮栅107与漏区103之间形成一个PN结二极管。
覆盖浮栅107和所述PN结二极管结构形成有第二层绝缘层108。在第二层绝缘层108之上、覆盖并包围浮栅107形成有器件的控制栅109。在控制栅109的两侧还形成有侧墙110。该半导体存储器还包括由导电材料形成的用于将源区102、控制栅109、漏区103、半导体衬底100与外部电极相连接的源区的接触113、控制栅的接触114、漏区接触115和衬底接触117。
以N型半浮栅器件为例，当控制栅109施加负偏压并且漏区103施加正偏压时，扩散区106、漏区103与漏区掺杂区112形成一个平面TFET，此时TFET沟道形成P型沟道，并在漏区103与漏区扩散区112之间发生带间遂穿，此时电流由漏区掺杂区112经过沟道流入半浮栅107之中，半浮栅中的电荷增加，该过程即为写入逻辑“1”；当控制栅109施加正偏压并且漏区103施加负偏压，扩散区106与漏区103构成的PN结二极管正偏，使得半浮栅107中存储的电荷释放，半浮栅中的电荷减少，该过程即为写入逻辑“0”的过程。这样电荷注入和释放过程不同于传统浮栅器件工作模式，使得器件的工作电压大大降低，存储速度提高。
但是如图1所示的现有技术的SFGT具有以下缺陷：
嵌入的TFET为平面结构，需要占据更多的衬底面积导致芯片的集成密度降低；
平面结构的TFET在发生遂穿时漏电较高；
嵌入的硅材料的TFET禁带宽度较高导致带间遂穿的发生率不高，导致器件存储速度降低。
因此，改进现有的半浮栅器件，使其克服上述缺陷，是具有重要意义的。
发明内容
为了克服以上问题，本发明旨在提供一种半浮栅器件及其制备方法，从而减小漏电缺陷，提高芯片的集成密度，以及提高器件的遂穿发生率和存储速度。
为了实现上述目的，本发明提供了一种半浮栅器件，包括：一具有第一种掺杂类型的半导体衬底，在半导体衬底内的有源区和场氧区，在有源区中一侧的具有第二种掺杂类型的轻掺杂漏区，在所述轻掺杂漏区表面的具有浮柵开口的第一绝缘层，覆盖所述浮柵开口和所述第一绝缘层的具有第一种掺杂类型的浮栅，位于所述浮栅开口下方所述漏区中的具有第一种掺杂类型的扩散区，覆盖所述浮栅和所述轻掺杂漏区表面的第二绝缘层，覆盖所述第二绝缘层的具有第二种掺杂类型的控制栅，位于控制栅侧壁的侧墙，分别位于所述控制栅两侧的具有第二种掺杂类型的重掺杂源区和第二种掺杂类型的重掺杂漏区，以及所述重掺杂源区、所述重掺杂漏区、所述控制栅以及所述半导体衬底的引出极，其特征在于，还包括：在所述轻掺杂漏区中具有一凹槽区域，所述凹槽区域的深度小于所述轻掺杂漏区的深度；所述凹槽区域位于所述扩散区和所述重掺杂漏区之间，所述第二绝缘层覆盖所述凹槽区域内壁和底部，所述控制栅底部填充于所述凹槽区域中；所述重掺杂漏区的材料为具有窄禁带宽度的材料；所述控制栅在沟道长度方向的长度大于所述浮栅的长度。
优选地，所述第一层绝缘层或所述第二层绝缘层的材料由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。
优选地，所述浮栅的材料为第一种掺杂类型的多晶硅，所述控制栅由第二种掺杂类型的多晶硅、金属或者合金形成。
优选地，所述第一种掺杂类型为P型，所述第二种掺杂类型为N型。
优选地，所述重掺杂漏区的材料为SiGe。
优选地，在所述有源区中另一侧包括：具有第二种掺杂类型的轻掺杂源区，所述重掺杂源区位于所述轻掺杂源区中。
为了实现上述目的，本发明还提供了一种上述的半浮栅器件的制备方法，其包括以下步骤：
步骤01：在具有第一种掺杂类型的半导体衬底中形成有源区和场氧区；
步骤02：经光刻工艺和离子注入工艺，在所述有源区中一侧形成所述具有第二种掺杂类型的轻掺杂漏区；
步骤03：在所述半导体衬底表面形成所述具有浮栅开口的第一绝缘层；
步骤04：在所述具有浮栅开口的第一绝缘层上形成所述浮栅，在所述浮栅开口下方的所述轻掺杂漏区中形成所述扩散区；
步骤05：在所述扩散区之外的所述轻掺杂漏区中形成所述凹槽区域；
步骤06：在完成所述步骤05的半导体衬底上依次沉积第二绝缘层材料和控制栅材料；
步骤07：经光刻和刻蚀工艺，形成覆盖于所述浮栅和所述凹槽区域的所述第二绝缘层和所述控制栅；
步骤08：在所述控制栅两侧形成侧墙；
步骤09：对所述控制栅和未被所述控制栅覆盖的所述半导体衬底进行第二种掺杂类型的离子注入，形成位于所述控制栅与所述轻掺杂漏区相对一侧的所述重掺杂源区、所述具有第二种掺杂类型的控制栅、以及在所述漏区一侧的原始重掺杂漏区；
步骤10：去除所述原始重掺杂漏区中的材料，以形成凹形漏区；
步骤11：在所述凹形漏区中生长具有窄禁带宽度的材料，经离子注入形成所述具有第二种掺杂类型的重掺杂漏区；
步骤12：形成所述重掺杂源区、所述重掺杂漏区、所述控制栅和所述半导体衬底的引出极。
优选地，所述步骤02还包括：在所述有源区中另一侧同时形成具有第二种掺杂类型的轻掺杂源区；所述步骤09中，所述重掺杂源区形成于所述轻掺杂源区中。
优选地，所述步骤02具体包括：在所述半导体衬底表面沉积一层硬掩膜层，利用光刻及刻蚀工艺图案化硬掩膜层；以图案化的硬掩膜层为掩膜，向所述有源区中进行第二种掺杂类型的离子注入，从而在所述有源区中形成所述具有第二种掺杂类型的轻掺杂漏区和所述具有第二种掺杂类型的轻掺杂源区；去除剩余的所述硬掩膜层。
优选地，所述步骤05包括：在完成所述步骤04的半导体衬底上沉积一层硬掩膜层；在硬掩膜层中刻蚀出凹槽区域图形；以所述硬掩膜层为掩膜，在所述扩散区之外的所述轻掺杂漏区中刻蚀出所述凹槽区域。
本发明的半浮栅器件及其制备方法，重掺杂漏区的材料采用窄禁带宽度材料，可以增加带间遂穿发生率，提高器件的读写速度；通过在漏区形成凹槽区域，使控制栅填充于凹槽区域中，从而形成了槽型嵌入式TFET，其可以减小器件面积，提高芯片的集成密度；并且，由于窄禁带宽度材料会导致漏电的增加，而通过本发明的槽型嵌入式TFET可以减少漏电缺陷；本发明的制备方法可以与现有的浮栅器件工艺相兼容，有利于大规模生产。
附图说明
图1为现有的半浮栅器件的剖面示意图
图2为本发明的一个较佳实施例的半浮栅器件的剖面示意图
图3为本发明的一个较佳实施例的半浮栅器件的制备方法的流程示意图
图4-15为本发明的一个较佳实施例的半浮栅器件的制备方法的各步骤示意图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
本发明的半浮栅器件，包括：一具有第一种掺杂类型的半导体衬底，在半导体衬底内的有源区和场氧区，在有源区中一侧的具有第二种掺杂类型的轻掺杂漏区，在轻掺杂漏区表面的具有浮柵开口的第一绝缘层，覆盖浮柵开口和所述第一绝缘层的具有第一种掺杂类型的浮栅，位于浮栅开口下方轻掺杂漏区中的具有第一种掺杂类型的扩散区，覆盖浮栅和轻掺杂漏区表面的第二绝缘层，覆盖第二绝缘层的具有第二种掺杂类型的控制栅，位于控制栅侧壁的侧墙，分别位于控制栅两侧的具有第二种掺杂类型的重掺杂源区和第二种掺杂类型的重掺杂漏区，以及重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极，其中，在轻掺杂漏区中具有一凹槽区域，凹槽区域位于扩散区和重掺杂漏区之间，第二绝缘层覆盖凹槽区域内壁和底部，控制栅底部填充于凹槽区域中；重掺杂漏区的材料为具有窄禁带宽度的材料。
以下结合附图2-15和具体实施例对本发明的半浮栅器件及其制备方法作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
请参阅图2，图2为本发明的一个较佳实施例的半浮栅器件的剖面示意图，它沿着器件凹槽区域长度方向剖开；本实施例中的半浮栅器件包括：P型掺杂的半导体衬底200，位于半导体衬底200两侧的场氧化层201，位于半导体衬底200上的N型轻掺杂源区213和N型轻掺杂漏区202，覆盖在轻掺杂漏区202表面的第一绝缘层203，在靠近轻掺杂漏区202一侧的上方的第一绝缘层203中具有一浮柵开口204，位于第一绝缘层203表面和浮栅开口204中的P型掺杂的浮栅205，浮栅205中的P型掺杂杂质会通过浮栅开口204经高温扩散至轻掺杂漏区202中而形成一定P型掺杂浓度的扩散区206，在扩散区206一侧的轻掺杂漏区202中形成有一凹槽区域207，覆盖于浮栅205、凹槽区域207底部和侧壁的第二绝缘层208，覆盖于第二绝缘层208上的N型掺杂的控制栅209，控制栅209的底部填充于凹槽区域207中；这里，第二绝缘层208将浮栅205包围，控制栅209覆盖于第二绝缘层208上，位于控制栅209两侧的侧墙210，在侧墙210两侧的N型轻掺杂源区213和N型轻掺杂漏区202中分别具有N型重掺杂源区211、N型重掺杂漏区212，以及分别位于重掺杂源区211、重掺杂漏区212、控制栅209上的引出极和半导体衬底200底部的引出极。
本实施例中，半导体衬底200的材料可以为单晶硅、多晶硅或者绝缘体上的硅衬底；第一层绝缘层的材料可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。浮栅的材料可以为第一种掺杂类型的多晶硅，在本实施例中为P型掺杂的多晶硅，控制栅可以由第二种掺杂类型的多晶硅、金属或者合金形成，在本实施例中可以为N型掺杂的多晶硅；重掺杂漏区的材料可以为SiGe；第二绝缘层的材料可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。
P型掺杂的扩散区206与N型掺杂的轻掺杂漏区202之间形成一个PN结二极管；控制栅填充于凹槽区域中，形成槽型TFET；由于窄禁带宽度材料的遂穿发生率显著增加，将导致漏电缺陷增加，凹槽区域使得沟道变窄，可以减少扩散区206与轻掺杂漏区202之间的漏电。
请参阅图3和图4-15，为本发明的一个较佳实施例的半浮栅器件的制备方法的流程示意图；图4-15为本发明的一个较佳实施例的半浮栅器件的制备方法的各步骤示意图。本实施例中，上述半浮栅器件的制备方法，包括以下步骤：
步骤01：请参阅图4，在具有第一种掺杂类型的半导体衬底中形成有源区和场氧区；
具体的，在P型掺杂的半导体衬底300中通过浅沟槽隔离工艺形成场氧区301和有源区；这里，以半导体衬底为P型掺杂的硅衬底为例。
步骤02：请参阅图5，经光刻工艺和离子注入工艺，在有源区中一侧形成具有第二种掺杂类型的轻掺杂漏区；
具体的，本实施例中，还包括在有源区中另一侧同时形成具有第二种掺杂类型的轻掺杂源区；具体如下：在半导体衬底300表面依次形成一层硬掩膜层和光刻胶层；经光刻和刻蚀工艺，在光刻胶层和硬掩膜层中形成轻掺杂源区和轻掺杂漏区图案；以光刻胶和硬掩膜层为掩膜，向有源区中注入N型掺杂离子，从而在有源区中形成N型轻掺杂的源区302和漏区303；N型轻掺杂的源区302和漏区303分别靠近半导体衬底两侧的场氧区301；最后，去除光刻胶层和硬掩膜层。
步骤03：请参阅图6，在半导体衬底表面形成具有浮栅开口的第一绝缘层；
具体的，首先，在半导体衬底表面300沉积第一绝缘层304；然后，涂覆一层光刻胶和硬掩膜层，经光刻和刻蚀工艺，在第一绝缘层304中刻蚀出浮栅开口305，浮栅开口305位于漏区303的一侧；最后，去除残留的光刻胶和硬掩膜层。第一绝缘层的材料可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成
步骤04：请参阅图7，在具有浮栅开口的第一绝缘层上形成浮栅，在浮栅开口下方的漏区中形成扩散区；
具体的，在完成步骤03的半导体衬底300表面沉积一层多晶硅层，并对多晶硅层进行P型掺杂离子注入工艺；然后，在多晶硅层上涂覆光刻胶，经光刻工艺，在光刻胶中形成浮栅的图案，也即是定义出浮栅的位置；接着，以光刻胶为掩膜，刻蚀多晶硅层和第一绝缘层304，从而形成P型掺杂的浮栅306。这里，多晶硅层需要填满浮栅开口305区域，保证浮栅开口305区域中没有孔洞。由于对多晶硅层进行P型掺杂时，整个半导体衬底处在高温环境中，多晶硅层中的P型掺杂杂质会通过浮栅开口305区域经高温扩散至N型轻掺杂漏区303中，从而在浮栅开口305下方的N型轻掺杂漏区303中形成P型扩散区307，通过浮栅开口305区域，就在浮栅306和轻掺杂漏区303之间形成了一个PN结二极管；最后，去除剩余的光刻胶。
需要说明的是，在本发明的其它实施例中，还可以先形成扩散区再进行浮栅的制备，其具体工艺过程可以采用现有的方法，本发明对此不再赘述。
步骤05：请参阅图8，在扩散区之外的漏区中形成凹槽区域；
具体的，在完成步骤04的半导体衬底300上沉积一层硬掩膜层和光刻胶；在硬掩膜层中刻蚀出凹槽区域图形；以硬掩膜层为掩膜，在扩散区307之外的漏区303中刻蚀出凹槽区域308。这里，凹槽区域308的深度必须小于漏区303的深度，该凹槽区域308用于形成TFET沟道区。
步骤06：请参阅图9，在完成步骤05的半导体衬底上依次沉积第二绝缘层材料和控制栅材料；
具体的，第二层绝缘层材料309可以由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成，控制栅材料310覆盖于第二绝缘层材料309上，控制栅材料310为N型多晶硅。
步骤07：请参阅图10，经光刻和刻蚀工艺，形成覆盖于浮栅和凹槽区域的第二绝缘层和控制栅；
具体的，在控制栅材料310上涂覆光刻胶，经光刻，在光刻胶中形成控制栅图案；以光刻胶为掩膜，刻蚀控制栅材料310和第二绝缘层材料309从而形成控制栅311和第二绝缘层312；最后，去除残余的光刻胶。控制栅311在沟道长度方向的长度应大于浮栅306的长度。
步骤08：请参阅图11，在控制栅两侧形成侧墙；
具体的，在完成步骤07的半导体衬底300上沉积第三绝缘层，经光刻和刻蚀工艺，刻蚀该第三绝缘层，以暴露出其底部的控制栅311，保留在控制栅311两侧的该第三绝缘层部分，从而在控制栅311两侧形成侧墙313；第三绝缘层的材料可以为氧化硅或氮化硅。
步骤09：请参阅图12，对控制栅和未被控制栅覆盖的半导体衬底进行第二种掺杂类型的离子注入，形成位于控制栅与轻掺杂漏区相对一侧的重掺杂源区、具有第二种掺杂类型的控制栅、以及在漏区一侧的原始重掺杂漏区；
具体的，本实施例中，进行N型掺杂离子注入，在轻掺杂源区302和轻掺杂漏区303中分别形成N型重掺杂源区314和原始N型重掺杂漏区315；原始N型重掺杂漏区315位于轻掺杂漏区303中的与扩散区307相对的一侧。
步骤10：请参阅图13，去除原始重掺杂漏区中的材料，以形成凹形漏区；
具体的，由于半导体衬底的材料为宽禁带宽度的材料，为了提高扩散区与轻掺杂漏区之间的遂穿发生率，因此，本实施例中，在轻掺杂漏区303中欲形成具有窄禁带宽度的材料的重掺杂漏区，将原始N型重掺杂漏区315中的材料去除；去除的过程可以包括：在半导体衬底300上依次沉积一层硬掩膜层和光刻胶层，硬掩膜层的材料可以为氮化硅；经光刻和刻蚀工艺，在硬掩膜层中刻蚀出重掺杂漏区图案；以硬掩膜层为掩膜，刻蚀去除掉原始重掺杂漏区315中的材料，此时，原始重掺杂漏区315呈凹陷状，即凹形漏区Q。
步骤11：请参阅图14，在凹形漏区中生长具有窄禁带宽度的材料，经离子注入形成具有第二种掺杂类型的重掺杂漏区；
具体的，可以采用选择性外延生长工艺在凹形漏区Q中生长出窄禁带宽度材料，这里为SiGe；向所生长的窄禁带宽度材料进行N型掺杂离子注入,从而形成N型掺杂的重掺杂漏区316。
步骤12：请参阅图15，形成重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极。
具体的，重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极317、318、319、320的形成方法是为本领域技术人员可以知晓的，在这里不再赘述。
综上所述，本发明的半浮栅器件及其制备方法，重掺杂漏区的材料采用窄禁带宽度材料，可以增加带间遂穿发生率，提高器件的读写速度；通过在漏区形成凹槽区域，使控制栅填充于凹槽区域中，从而形成了槽型嵌入式TFET，其可以减小器件面积，提高芯片的集成密度；并且，由于窄禁带宽度材料会导致漏电的增加，而通过本发明的槽型嵌入式TFET可以减少漏电缺陷；本发明的制备方法可以与现有的浮栅器件工艺相兼容，有利于大规模生产
虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
Claims (10)
1.一种半浮栅器件，包括：一具有第一种掺杂类型的半导体衬底，在半导体衬底内的有源区和场氧区，在有源区中一侧的具有第二种掺杂类型的轻掺杂漏区，在所述轻掺杂漏区表面的具有浮柵开口的第一绝缘层，覆盖所述浮柵开口和所述第一绝缘层的具有第一种掺杂类型的浮栅，位于所述浮栅开口下方所述轻掺杂漏区中的具有第一种掺杂类型的扩散区，覆盖所述浮栅和所述轻掺杂漏区表面的第二绝缘层，覆盖所述第二绝缘层的具有第二种掺杂类型的控制栅，位于控制栅侧壁的侧墙，分别位于所述控制栅两侧的具有第二种掺杂类型的重掺杂源区和第二种掺杂类型的重掺杂漏区，以及所述重掺杂源区、所述重掺杂漏区、所述控制栅以及所述半导体衬底的引出极，其特征在于，还包括：在所述轻掺杂漏区中具有一凹槽区域，所述凹槽区域的深度小于所述轻掺杂漏区的深度；所述凹槽区域位于所述扩散区和所述重掺杂漏区之间，所述第二绝缘层覆盖所述凹槽区域内壁和底部，所述控制栅底部填充于所述凹槽区域中；所述重掺杂漏区的材料为具有窄禁带宽度的材料；所述控制栅在沟道长度方向的长度大于所述浮栅的长度。
2.根据权利要求1所述的半浮栅器件，其特征在于，所述第一层绝缘层或所述第二层绝缘层的材料由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成。
3.根据权利要求1所述的半浮栅器件，其特征在于，所述浮栅的材料为第一种掺杂类型的多晶硅，所述控制栅由第二种掺杂类型的多晶硅、金属或者合金形成。
4.根据权利要求3所述的半浮栅器件，其特征在于，所述第一种掺杂类型为P型，所述第二种掺杂类型为N型。
5.根据权利要求1所述的半浮栅器件，其特征在于，所述重掺杂漏区的材料为SiGe。
6.根据权利要求1所述的半浮栅器件，其特征在于，在所述有源区中另一侧包括：具有第二种掺杂类型的轻掺杂源区，所述重掺杂源区位于所述轻掺杂源区中。
7.一种权利要求1所述的半浮栅器件的制备方法，其特征在于，包括以下步骤：
步骤01：在具有第一种掺杂类型的半导体衬底中形成有源区和场氧区；
步骤02：经光刻工艺和离子注入工艺，在所述有源区中一侧形成所述具有第二种掺杂类型的轻掺杂漏区；
步骤03：在所述半导体衬底表面形成所述具有浮栅开口的第一绝缘层；
步骤04：在所述具有浮栅开口的第一绝缘层上形成所述浮栅，在所述浮栅开口下方的所述轻掺杂漏区中形成所述扩散区；
步骤05：在所述扩散区之外的所述轻掺杂漏区中形成所述凹槽区域；
步骤06：在完成所述步骤05的半导体衬底上依次沉积第二绝缘层材料和控制栅材料；
步骤07：经光刻和刻蚀工艺，形成覆盖于所述浮栅和所述凹槽区域的所述第二绝缘层和所述控制栅；
步骤08：在所述控制栅两侧形成侧墙；
步骤09：对所述控制栅和未被所述控制栅覆盖的所述半导体衬底进行第二种掺杂类型的离子注入，形成位于所述控制栅与所述轻掺杂漏区相对一侧的所述重掺杂源区、所述具有第二种掺杂类型的控制栅、以及在所述轻掺杂漏区一侧的原始重掺杂漏区；
步骤10：去除所述原始重掺杂漏区中的材料，以形成凹形漏区；
步骤11：在所述凹形漏区中生长具有窄禁带宽度的材料，经离子注入形成所述具有第二种掺杂类型的重掺杂漏区；
步骤12：形成所述重掺杂源区、所述重掺杂漏区、所述控制栅和所述半导体衬底的引出极。
8.根据权利要求7所述的制备方法，其特征在于，所述步骤02还包括：在所述有源区中另一侧同时形成具有第二种掺杂类型的轻掺杂源区；所述步骤09中，所述重掺杂源区形成于所述轻掺杂源区中。
9.根据权利要求8所述的制备方法，其特征在于，所述步骤02具体包括：在所述半导体衬底表面沉积一层硬掩膜层，利用光刻及刻蚀工艺图案化硬掩膜层；以图案化的硬掩膜层为掩膜，向所述有源区中进行第二种掺杂类型的离子注入，从而在所述有源区中形成所述具有第二种掺杂类型的轻掺杂漏区和所述具有第二种掺杂类型的轻掺杂源区；去除剩余的所述硬掩膜层。
10.根据权利要求7所述的制备方法，其特征在于，所述步骤05包括：在完成所述步骤04的半导体衬底上沉积一层硬掩膜层；在硬掩膜层中刻蚀出凹槽区域图形；以所述硬掩膜层为掩膜，在所述扩散区之外的所述轻掺杂漏区中刻蚀出所述凹槽区域。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078076A (en) * | 1997-12-11 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Vertical channels in split-gate flash memory cell |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078076A (en) * | 1997-12-11 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Vertical channels in split-gate flash memory cell |
| CN101154575A (zh) * | 2006-04-04 | 2008-04-02 | 三星电子株式会社 | 具有在金属氧化物介质层中的电荷存储纳米晶体的集成电路器件栅结构及其制造方法 |
| CN102544111A (zh) * | 2010-12-29 | 2012-07-04 | 精工电子有限公司 | 半导体非易失性存储装置 |
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