CN104103678A - 一种u形沟道的半导体器件及其制造方法 - Google Patents
一种u形沟道的半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN104103678A CN104103678A CN201310111150.5A CN201310111150A CN104103678A CN 104103678 A CN104103678 A CN 104103678A CN 201310111150 A CN201310111150 A CN 201310111150A CN 104103678 A CN104103678 A CN 104103678A
- Authority
- CN
- China
- Prior art keywords
- floating boom
- shaped
- drain region
- insulation film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 238000000034 method Methods 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000007667 floating Methods 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000009413 insulation Methods 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 10
- 239000000377 silicon dioxide Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000003860 storage Methods 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract 1
- 238000007599 discharging Methods 0.000 abstract 1
- 230000015654 memory Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000005465 channeling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 108010022579 ATP dependent 26S protease Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000026267 regulation of growth Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明属于半导体存储器技术领域，具体涉及一种U形沟道的半导体器件，包括至少一个半导体衬底、一个源区、一个漏区、一个浮栅、一个控制栅、一个U形沟道区以及一个用于连接所述浮栅与所述漏区的栅控p-n结二极管。本发明所提出的U形沟道的半导体器件用浮栅存储信息，并通过所述栅控p-n结二极管对浮栅进行充电或放电，具有单元面积小、芯片密度高、对数据进行存储时操作电压低、数据保持能力强等优点。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种U形沟道的半导体器件及其制造方法，属于半导体存储器技术领域。
背景技术
半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器(SRAM)拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器(DRAM)则具有很高的密度和中等的随机存取速度。
图1为现有技术的的一种平面沟道的半导体存储器，包括：在半导体衬底500内形成的具有与半导体衬底相反掺杂类型的源区501和漏区502，半导体衬底500可以为单晶硅、多晶硅或者为绝缘体上的硅。在半导体衬底500内、介于源区501和漏区502之间形成有器件的平面沟道区601，平面沟道区601是该半导体存储器在进行工作时在半导体衬底500内形成的反型层。在源区501和漏区502内还分别形成有高掺杂浓度的掺杂区509和掺杂区510，掺杂区509和掺杂区510与源区501和漏区502具有相同的掺杂类型。
在源区501、沟道区601和漏区502之上形成有第一层绝缘薄膜503，且在漏区502之上的第一层绝缘薄膜503中形成有一个浮栅开口区域504。在第一层绝缘薄膜503之上、覆盖整个平面沟道区601和浮栅开口区域504形成有一个作为电荷存储节点的浮栅505，浮栅505具有与漏区502相反的掺杂类型，且浮栅505中的掺杂杂质会通过浮栅开口区域504扩散至漏区502中形成扩散区602，从而通过浮栅开口区域504在浮栅505与漏区502之间形成一个p-n结二极管。
覆盖浮栅205和所述的p-n结二极管结构形成有第二层绝缘薄膜506。在第二层绝缘薄膜506之上、覆盖并包围浮栅505形成有器件的控制栅507。在控制栅507的两侧还形成有栅极侧墙508。该半导体存储器还包括由导电材料形成的用于将源区501、控制栅507、漏区502、半导体衬底500与外部电极相连接的源区的接触体511、控制栅的接触体512、漏区的接触体513和半导体衬底的接触体514。
为保证半导体存储器的性能，平面沟道的半导体存储器需要较长的沟道长度，这使得半导体存储器的单元面积较大，从而降低了芯片密度，不利于芯片向微型化的方向发展。
发明内容
有鉴于此，本发明的目的在于提出一种U形沟道的半导体存储器，从而可以降低半导体存储器的单元面积，提高芯片密度。
为达到本发明的上述目的，本发明提出了一种U形沟道的半导体器件，具体包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区；
凹陷在所述半导体衬底内且介于所述源区与漏区之间形成的U形沟道区；
在所述源区和漏区之上且覆盖整个U形沟道区形成的第一层绝缘薄膜；
在位于所述漏区之上的第一层绝缘薄膜中形成的一个浮栅开口区域，所述开口区域可以是在漏区的半导体水平表面或者在所述的U型凹槽上部的内侧壁上；
在所述第一层绝缘薄膜之上、覆盖所述U形沟道区和所述浮栅开口区域形成的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，通过所述浮栅开口区域在所述浮栅与漏区之间形成的一个p-n结二极管；
覆盖所述浮栅与所述p-n结二极管形成的第二层绝缘薄膜；
在所述第二层绝缘薄膜之上、覆盖并包围所述浮栅形成的控制栅；
以导电材料形成的用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。
如上所述的U形沟道的半导体器件，所述的第一层绝缘薄膜、第二层绝缘薄膜由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成，其物理厚度范围为1-20纳米。
如上所述的U形沟道的半导体器件，所述的浮栅由多晶硅形成，所述的控制栅由金属、合金或者掺杂的多晶硅形成。
如上所述的U形沟道的半导体器件，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
如上所述的U形沟道的半导体器件，所述的p-n结二极管、第二层绝缘薄膜和控制栅构成了一个以所述控制栅作为栅极的栅控二极管，所述栅控二极管的阳极与所述浮栅相连接，所述栅控二极管的阴极与所述漏区相连接；或者，所述栅控二极管的阴极与所述浮栅相连接，所述栅控二极管的阳极与所述漏区相连接。
进一步地，本发明还提出了上述U形沟道的半导体器件的制造方法，包括：
在具有第一种掺杂类型的半导体衬底内形成具有第二种掺杂类型的轻掺杂区；
在所述半导体衬底表面淀积一硬掩膜层并通过光刻工艺和刻蚀工艺定义出器件的U形沟道区的位置；
以所述硬掩膜层为掩膜刻蚀暴露出的半导体衬底，形成凹陷在半导体衬底内的U形凹槽；
刻蚀掉剩余的硬掩膜层；
在半导体衬底的暴露表面上形成第一层绝缘薄膜并刻蚀所形成的第一层绝缘薄膜形成浮栅开口区域；
接着，在所形成结构的暴露表面上淀积第一层导电薄膜，该导电薄膜为具有第一种掺杂类型的多晶硅；
通过光刻工艺和刻蚀工艺刻蚀所形成的第一层导电薄膜形成器件的浮栅，其中，浮栅至少覆盖所形成的U形凹槽和浮栅开口区域；
接着，在已形成结构的暴露表面上淀积形成第二层绝缘薄膜；
在所述第二层绝缘薄膜之上淀积形成第二层导电薄膜，然后通过光刻工艺和刻蚀工艺刻蚀所形成的第二层导电薄膜以形成器件的控制栅，其中，控制栅在沿沟道方向上的长度超过浮栅，覆盖并包围浮栅；
进行第二种掺杂类型的离子注入，对控制栅和未被控制栅覆盖的半导体衬底进行掺杂以形成器件的源区、漏区和控制栅的掺杂结构；
以导电材料形成用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。
如上所述的U形沟道的半导体器件的制造方法，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
如上所述的U形沟道的半导体器件的制造方法，所述的第一层绝缘薄膜、第二层绝缘薄膜为二氧化硅、氮化硅、氮氧化硅或者为高介电常数的绝缘材料，其物理厚度范围为1-20纳米。
如上所述的U形沟道的半导体器件的制造方法，所述的第二层导电薄膜为金属、合金或者为掺杂的多晶硅。
本发明所提出的U形沟道的半导体器件用浮栅存储信息，并通过栅控p-n结二极管对浮栅进行充电或放电，具有单元面积小、芯片密度高、对数据进行存储时操作电压低、数据保持能力强等优点。
附图说明
图1为现有技术的的一种平面沟道的半导体存储器的剖面图。
图2为本发明所提出的U形沟道的半导体器件的第一个实施例的剖面图。
图3为本发明所提出的U形沟道的半导体器件的第二个实施例的剖面图。
图4为本发明所提出的U形沟道的半导体器件的第三个实施例的剖面图。
图5为本发明所提出的U形沟道的半导体器件的等效电路图。
图6至图13为本发明提出的U形沟道的半导体器件的制造方法的一个实施例的工艺流程图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。
图2、图3和图4是本发明所提出的U形沟道的半导体器件的三个实施例，它们是沿器件沟道长度方向的剖面图。如图2、图3和图4所示，本发明所提出的U形沟道的半导体器件包括一个具有第一种掺杂类型的半导体衬底200以及在半导体衬底200内形成的具有第二种掺杂类型的源区201和漏区202。半导体衬底200可以为单晶硅、多晶 硅或者为绝缘体上的硅。所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型，或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
凹陷在半导体衬底200内且介于源区201和漏区202之间形成的U形凹槽，在半导体衬底内U形凹槽的表面形成有器件的U形沟道区401，U形沟道区401是该U形沟道的半导体器件在进行工作时在半导体衬底200内形成的反型层。
在源区201和漏区202之上且覆盖整个U形沟道区401形成有第一层绝缘薄膜203，在位于漏区202之上的第一层绝缘薄膜203中形成有一个浮栅开口区域204。浮栅开口区域204可以形成于位于漏区202表面之上的第一层绝缘薄膜203中，如图2和图3所示的结构，也可以形成于位于漏区202侧面之上，即位于U形凹槽侧壁上的第一层绝缘薄膜203中，如图4所示的结构。
在第一层绝缘薄膜203之上且覆盖整个U形沟道区401和浮栅开口区域204形成有一个作为电荷存储节点的具有第一种掺杂类型的浮栅205。第一层绝缘薄膜203可以为二氧化硅、氮化硅、氮氧化硅或者为氧化铪等高介电常数的绝缘材料，其物理厚度范围优选为1-20纳米。浮栅205具有与漏区202相反的掺杂类型，且浮栅205中的掺杂杂质会通过浮栅开口区域204扩散至漏区202中形成具有第一种掺杂类型的扩散区402，从而通过浮栅开口区域204在浮栅205与漏区202之间形成一个p-n结二极管。
覆盖浮栅205和所述的p-n结二极管结构形成有第二层绝缘薄膜206，第二层绝缘薄膜206可以为二氧化硅、氮化硅、氮氧化硅或者为氧化铪等高介电常数的绝缘材料，其物理厚度范围优选为1-20纳米。在第二层绝缘薄膜206之上且覆盖并包围浮栅205形成有器件的控制栅207，控制栅207可以为金属、合金或者为掺杂的多晶硅。
控制栅207可以在浮栅205的两侧同时包围浮栅，以提高控制栅耦合率，如图2和图4所示的结构。控制栅207也可以只在浮栅205靠近漏区的一侧包围浮栅205，如图3所示的结构。
在控制栅207的两侧还形成有器件的栅极侧墙208，栅极侧墙208可以为二氧化硅或者氮化硅，栅极侧墙是业界所熟知的结构，用于将控制栅207与器件中的其它导电层隔离。
在源区201和漏区202内还分别形成有与源区201和漏区202相同掺杂类型的掺杂区209和掺杂区210，掺杂区209和掺杂区210的掺杂浓度明显高于源区201和漏区202 的掺杂浓度，用于降低器件的欧姆接触。
本发明的U形沟道的半导体器件还包括由导电材料形成的用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体211、控制栅的接触体212、漏区的接触体213和半导体衬底的接触体214。
为进一步详细地描述本发明所公开的U形沟道的半导体器件的结构和功能，图5展示了本发明的U形沟道的半导体器件的等效电路图。如图5所示，本发明的U形沟道的半导体器件包含一个具有源极332、漏极330、浮栅333和控制栅331的MOSFET336以及一个以MOSFET336的控制栅331为栅极的栅控二极管335。MOSFET336的浮栅333可以与栅控二极管335的阳极相连接，也可以与栅控二极管335的阴极相连接，在本发明的图5所示的实施例中，浮栅333与栅控二极管335的阳极相连接。通过对控制栅331、漏极330和源极331施加适当的电压，栅控二极管335可以对浮栅333进行充电或放电以此来改变储存在浮栅333内的电荷数量，此电荷数量决定了该U形沟道的半导体器件的逻辑状态。
本发明所公开的U形沟道的半导体器件可以通过很多方法制造，以下所叙述的是本发明所提出的制造如图3所示结构的具有n型沟道的U形沟道的半导体器件的一个实施例的工艺流程。
首先，如图6所示，在提供的具有第一种掺杂类型的半导体衬底200内通过浅沟槽隔离(STI)工序形成有源区(图中未示出)，这种STI工艺是业界所熟知的。然后通过离子注入工艺在半导体衬底200内形成具有第二种掺杂类型的轻掺杂区300。半导体衬底200可以为单晶硅、多晶硅或者为绝缘体上的硅。所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
接下来，在半导体衬底200的表面淀积一层硬掩膜层301，硬掩膜层301比如为氮化硅。接着在硬掩膜层301之上淀积一层光刻胶302并掩膜、曝光、显影定义出器件的U形沟道区的位置，然后刻蚀掉暴露的硬掩膜层301，并以硬掩膜层301为掩膜通过湿法刻蚀和干法刻蚀相结合的方法刻蚀暴露出的半导体衬底200，从而形成凹陷在半导体衬底200的U形凹槽，该U形凹槽将具有第二种掺杂类型的轻掺杂区300隔离成两个部分，分别作为器件的源区201和漏区202，如图7所示。
接下来，剥除光刻胶303并接续刻蚀掉剩余的硬掩膜层301，接着在半导体衬底200 的暴露表面上生长第一层绝缘薄膜203，第一层绝缘薄膜203可以为氧化硅、氮化硅、氮氧化硅或者为氧化铪等高介电常数的绝缘材料，其物理厚度优选为1-20纳米。接着在第一层绝缘薄膜203之上淀积一层光刻胶并通过光刻工艺定义出浮栅开口区域的位置，然后以光刻胶为掩膜刻蚀掉暴露出的第一层绝缘薄膜203，从而在位于漏区202之上的第一层绝缘薄膜203中形成一个浮栅开口区域204，然后剥除光刻胶。通过控制光刻掩膜版上的图形，浮栅开口区域204可以形成于位于漏区202表面之上的第一层绝缘薄膜203中，如图8a所示的结构，也可以形成于位于漏区202侧面之上，即位于U形凹槽侧壁上的第一层绝缘薄膜203中，如图8b所示的结构。
在形成如图8b所示的浮栅开口区域204之后，通过与下面所描述的相同的工艺步骤即可形成如图4所示的U形沟道半导体器件的结构，制备该结构时的各个工艺过程中的结构在本实施例中不再详细描述
接下来，在已形成结构的暴露表面上淀积一层具有第一种掺杂类型的第一层导电薄膜，该导电薄膜为具有p型掺杂类型的多晶硅。接着在所形成的第一层导电薄膜之上淀积一层光刻胶并通过光刻工艺定义出浮栅的位置，然后以光刻胶为掩膜刻蚀掉暴露出的第一层导电薄膜，刻蚀后剩余的第一层导电薄膜形成器件的浮栅205。浮栅205至少覆盖整个U形凹槽和浮栅开口区域204。浮栅205中的掺杂杂质会通过在浮栅205之下的浮栅开口区域204扩散至漏区202中形成p型扩散区402，且通过浮栅开口区域204在浮栅205与漏区202之间形成的一个p-n结二极管。接着继续刻蚀掉暴露出的第一层绝缘薄膜203，剥除光刻胶后如图9所示。
接下来，在已形成结构的暴露表面上淀积形成第二层绝缘薄膜206，第二层绝缘薄膜206可以为氧化硅、氮化硅、氮氧化硅或者为氧化铪等高介电常数的绝缘材料，其物理厚度优选为1-20纳米。接着在第二层绝缘薄膜206之上淀积形成第二层导电薄膜207，第二层导电薄膜207可以为金属、合金或者为掺杂的多晶硅。然后在第二层导电薄膜207之上淀积一层光刻胶并通过光刻工艺定义出器件的控制栅的位置，接着以光刻胶为掩膜刻蚀掉暴露出的第二层导电薄膜，刻蚀后剩余的第二层导电薄膜形成器件的控制栅207，控制栅207在沿沟道方向上的长度应超过浮栅205，覆盖并在浮栅205的两侧包围浮栅205，剥除光刻胶后如图10a所示。
通过控制光刻掩膜版上的图形，对第二层绝缘薄膜206进行刻蚀时，也可以刻蚀掉 在浮栅205靠近源区201一侧的第二层导电薄膜206，而仅保留在浮栅205靠近漏区202一侧的第二层导电薄膜206，从而形成只在浮栅205靠近漏区的一侧包围浮栅205的控制栅207，如图10b所示，然后通过与下面所描述的相同的工艺步骤即可形成如图2所示U形沟道半导体器件的结构，制备该结构时的各个工艺过程中的结构在本实施例中不再详细描述。
接下来，在已形成结构的暴露表面上淀积形成第三层绝缘薄膜，接着在所形成的第三层绝缘薄膜之上淀积一层光刻胶并通过光刻工艺形成图形，然后刻蚀掉暴露出的第三层绝缘薄膜，并继续刻蚀掉暴露出的第二层绝缘薄膜206，刻蚀后剩余的第三层绝缘薄膜在控制栅207的两侧形成栅极侧墙208，该工艺是业界所熟知的，剥除光刻胶后如图10所示。栅极侧墙208可以为氧化硅或者氮化硅。
接下来，进行第二种掺杂类型(n型)的杂质离子注入，对控制栅207和未被控制栅207覆盖的半导体衬底200进行掺杂，形成控制栅207的掺杂结构，并在源区201和漏区202中分别形成高浓度的掺杂区209和掺杂区210，如图12所示。
最后，以导电材料形成用于将源区201、控制栅207、漏区202、半导体衬底200与外部电极相连接的源区的接触体211、控制栅的接触体212、漏区的接触体213以及半导体衬底的接触体214，如图13所示。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
Claims (9)
1.一种U形沟道的半导体器件，包括：
一个具有第一种掺杂类型的半导体衬底；
在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区；
其特征在于，还包括：
凹陷在所述半导体衬底内且介于所述源区与漏区之间形成的U形沟道区；
在所述源区和漏区之上且覆盖整个U形沟道区形成的第一层绝缘薄膜；
在位于所述漏区之上的第一层绝缘薄膜中形成的一个浮栅开口区域，所述开口区域可以是在漏区的半导体水平表面或者在所述的U形凹槽顶部的内侧壁上；
在所述第一层绝缘薄膜之上、覆盖所述U形沟道区和所述浮栅开口区域形成的一个作为电荷存储节点的具有第一种掺杂类型的浮栅，通过所述浮栅开口区域在所述浮栅与漏区之间形成的一个p-n结二极管；
覆盖所述浮栅与所述p-n结二极管形成的第二层绝缘薄膜；
在所述第二层绝缘薄膜之上、覆盖并包围所述浮栅形成的控制栅；
以导电材料形成的用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。
2.根据权利要求1所述的U形沟道的半导体器件，其特征在于，所述的第一层绝缘薄膜、第二层绝缘薄膜由二氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材料形成，其物理厚度范围为1-20纳米。
3.根据权利要求1所述的U形沟道的半导体器件，其特征在于，所述的浮栅由多晶硅形成，所述的控制栅由金属、合金或者掺杂的多晶硅形成。
4.根据权利要求1所述的U形沟道的半导体器件，其特征在于，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
5.根据权利要求1所述的U形沟道的半导体器件，其特征在于，所述的p-n结二极管、第二层绝缘薄膜和控制栅构成了一个以所述控制栅作为栅极的栅控二极管，所述栅控二极管的阳极与所述浮栅相连接，所述栅控二极管的阴极与所述漏区相连接；或者，所述栅控二极管的阴极与所述浮栅相连接，所述栅控二极管的阳极与所述漏区相连接。
6.如权利要求1所述的U形沟道的半导体器件的制造方法，其特征在于，包括：
在具有第一种掺杂类型的半导体衬底内形成具有第二种掺杂类型的轻掺杂区；
在所述半导体衬底表面淀积一硬掩膜层并通过光刻工艺和刻蚀工艺定义出器件的U形沟道区的位置；
以所述硬掩膜层为掩膜刻蚀暴露出的半导体衬底，形成凹陷在半导体衬底内的U形凹槽；
刻蚀掉剩余的硬掩膜层；
在半导体衬底的暴露表面上形成第一层绝缘薄膜并刻蚀所形成的第一层绝缘薄膜形成浮栅开口区域；
接着，在所形成结构的暴露表面上淀积第一层导电薄膜，该导电薄膜为具有第一种掺杂类型的多晶硅；
通过光刻工艺和刻蚀工艺刻蚀所形成的第一层导电薄膜形成器件的浮栅，其中，浮栅至少覆盖所形成的U形凹槽和浮栅开口区域；
接着，在已形成结构的暴露表面上淀积形成第二层绝缘薄膜；
在所述第二层绝缘薄膜之上淀积形成第二层导电薄膜，然后通过光刻工艺和刻蚀工艺刻蚀所形成的第二层导电薄膜以形成器件的控制栅，其中，控制栅在沿沟道方向上的长度超过浮栅，覆盖并包围浮栅；
进行第二种掺杂类型的离子注入，对控制栅和未被控制栅覆盖的半导体衬底进行掺杂以形成器件的源区、漏区和控制栅的掺杂结构；
以导电材料形成用于将所述源区、控制栅、漏区、半导体衬底与外部电极相连接的源区的接触体、控制栅的接触体、漏区的接触体和半导体衬底的接触体。
7.根据权利要求6所述的U形沟道的半导体器件的制造方法，其特征在于，所述的第一种掺杂类型为n型，所述的第二种掺杂类型为p型；或者，所述的第一种掺杂类型为p型，所述的第二种掺杂类型为n型。
8.根据权利要求6所述的U形沟道的半导体器件的制造方法，其特征在于，所述的第一层绝缘薄膜、第二层绝缘薄膜为二氧化硅、氮化硅、氮氧化硅或者为高介电常数的绝缘材料，其物理厚度范围为1-20纳米。
9.根据权利要求6所述的U形沟道的半导体器件的制造方法，其特征在于，所述的第二层导电薄膜为金属、合金或者为掺杂的多晶硅。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310111150.5A CN104103678A (zh) | 2013-04-02 | 2013-04-02 | 一种u形沟道的半导体器件及其制造方法 |
| PCT/CN2014/074529 WO2014161471A1 (zh) | 2013-04-02 | 2014-04-01 | 一种u形沟道的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310111150.5A CN104103678A (zh) | 2013-04-02 | 2013-04-02 | 一种u形沟道的半导体器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104103678A true CN104103678A (zh) | 2014-10-15 |
Family
ID=51657601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310111150.5A Pending CN104103678A (zh) | 2013-04-02 | 2013-04-02 | 一种u形沟道的半导体器件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN104103678A (zh) |
| WO (1) | WO2014161471A1 (zh) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104638018A (zh) * | 2015-02-05 | 2015-05-20 | 上海集成电路研发中心有限公司 | 一种半浮栅器件及其制备方法 |
| US9472561B2 (en) | 2013-09-06 | 2016-10-18 | Su Zhou Oriental Semiconductor Co., Ltd. | Manufacturing method for semi-floating gate device |
| US9741727B2 (en) | 2013-04-09 | 2017-08-22 | Su Zhou Oriental Semiconductor Co., Ltd. | Semiconductor memory with U-shaped channel |
| CN107958907A (zh) * | 2017-10-13 | 2018-04-24 | 上海集成电路研发中心有限公司 | 一种具有u型沟槽的半浮栅存储器件及其制造方法 |
| CN109698242A (zh) * | 2018-12-17 | 2019-04-30 | 复旦大学 | 一种具有高隧穿效率的半浮栅晶体管及其制备方法 |
| CN109742074A (zh) * | 2018-12-17 | 2019-05-10 | 复旦大学 | 一种高驱动电流半浮栅晶体管及其制备方法 |
| CN110690293A (zh) * | 2019-10-12 | 2020-01-14 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制造方法 |
| CN110993600A (zh) * | 2019-12-16 | 2020-04-10 | 广东聚华印刷显示技术有限公司 | Esd防护结构、制备方法及显示装置 |
| CN111477624A (zh) * | 2020-04-27 | 2020-07-31 | 复旦大学 | 一种基于纵向隧穿晶体管的半浮栅存储器及其制备方法 |
| CN111564443A (zh) * | 2020-05-13 | 2020-08-21 | 复旦大学 | 一种高集成密度半浮栅存储器及其制备方法 |
| CN113161360A (zh) * | 2021-04-25 | 2021-07-23 | 复旦大学 | 一种半浮栅存储器的制造工艺及半浮栅存储器 |
| CN117596878A (zh) * | 2024-01-15 | 2024-02-23 | 上海朔集半导体科技有限公司 | 一种u型的浮栅型分栅嵌入式非挥发存储器及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112151616B (zh) * | 2020-08-20 | 2022-12-16 | 中国科学院微电子研究所 | 一种堆叠mos器件及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050106848A (ko) * | 2004-05-06 | 2005-11-11 | 삼성전자주식회사 | 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자및 그 제조 방법 |
| CN101494222B (zh) * | 2008-01-23 | 2010-08-25 | 苏州东微半导体有限公司 | 半导体存储器器件、半导体存储器阵列及写入方法 |
| CN102169882B (zh) * | 2010-02-26 | 2015-02-25 | 苏州东微半导体有限公司 | 半导体存储器器件及其制造方法 |
| CN101916782A (zh) * | 2010-08-12 | 2010-12-15 | 复旦大学 | 使用铁电材料的凹陷沟道型晶体管及其制造方法 |
-
2013
- 2013-04-02 CN CN201310111150.5A patent/CN104103678A/zh active Pending
-
2014
- 2014-04-01 WO PCT/CN2014/074529 patent/WO2014161471A1/zh active Application Filing
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741727B2 (en) | 2013-04-09 | 2017-08-22 | Su Zhou Oriental Semiconductor Co., Ltd. | Semiconductor memory with U-shaped channel |
| US9472561B2 (en) | 2013-09-06 | 2016-10-18 | Su Zhou Oriental Semiconductor Co., Ltd. | Manufacturing method for semi-floating gate device |
| CN104638018B (zh) * | 2015-02-05 | 2018-04-06 | 上海集成电路研发中心有限公司 | 一种半浮栅器件及其制备方法 |
| CN104638018A (zh) * | 2015-02-05 | 2015-05-20 | 上海集成电路研发中心有限公司 | 一种半浮栅器件及其制备方法 |
| CN107958907B (zh) * | 2017-10-13 | 2020-06-09 | 上海集成电路研发中心有限公司 | 一种具有u型沟槽的半浮栅存储器件及其制造方法 |
| CN107958907A (zh) * | 2017-10-13 | 2018-04-24 | 上海集成电路研发中心有限公司 | 一种具有u型沟槽的半浮栅存储器件及其制造方法 |
| CN109698242A (zh) * | 2018-12-17 | 2019-04-30 | 复旦大学 | 一种具有高隧穿效率的半浮栅晶体管及其制备方法 |
| CN109742074A (zh) * | 2018-12-17 | 2019-05-10 | 复旦大学 | 一种高驱动电流半浮栅晶体管及其制备方法 |
| CN110690293A (zh) * | 2019-10-12 | 2020-01-14 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制造方法 |
| CN110993600A (zh) * | 2019-12-16 | 2020-04-10 | 广东聚华印刷显示技术有限公司 | Esd防护结构、制备方法及显示装置 |
| CN110993600B (zh) * | 2019-12-16 | 2024-03-15 | 广东聚华印刷显示技术有限公司 | Esd防护结构、esd防护结构制作方法及显示装置 |
| CN111477624A (zh) * | 2020-04-27 | 2020-07-31 | 复旦大学 | 一种基于纵向隧穿晶体管的半浮栅存储器及其制备方法 |
| CN111477624B (zh) * | 2020-04-27 | 2022-10-11 | 复旦大学 | 一种基于纵向隧穿晶体管的半浮栅存储器及其制备方法 |
| CN111564443A (zh) * | 2020-05-13 | 2020-08-21 | 复旦大学 | 一种高集成密度半浮栅存储器及其制备方法 |
| CN113161360A (zh) * | 2021-04-25 | 2021-07-23 | 复旦大学 | 一种半浮栅存储器的制造工艺及半浮栅存储器 |
| CN113161360B (zh) * | 2021-04-25 | 2022-11-01 | 复旦大学 | 一种半浮栅存储器的制造工艺及半浮栅存储器 |
| CN117596878A (zh) * | 2024-01-15 | 2024-02-23 | 上海朔集半导体科技有限公司 | 一种u型的浮栅型分栅嵌入式非挥发存储器及其制造方法 |
| CN117596878B (zh) * | 2024-01-15 | 2024-04-09 | 上海朔集半导体科技有限公司 | 一种u型的浮栅型分栅嵌入式非挥发存储器及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014161471A1 (zh) | 2014-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104103678A (zh) | 一种u形沟道的半导体器件及其制造方法 | |
| CN103247626A (zh) | 一种半浮栅器件及其制造方法 | |
| CN104103640B (zh) | 一种u形沟道的半导体器件及其制造方法 | |
| CN103915439A (zh) | 一种半导体器件及其制造方法 | |
| CN103426826B (zh) | 闪存单元及其形成方法 | |
| CN104576646B (zh) | 一种集成电路芯片及其制造方法 | |
| CN104701316B (zh) | 一种双槽形结构的半浮栅器件及其制造方法 | |
| US11276651B2 (en) | IC product comprising a single active fin FinFET device and an electrically inactive fin stress reduction structure | |
| CN104637945A (zh) | 半浮栅存储器及其制造方法和半浮栅存储器阵列 | |
| CN106601750A (zh) | 带有u型沟槽的半浮栅存储器件及制备方法 | |
| KR100979362B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN104465381A (zh) | 一种平面沟道的半浮栅器件的制造方法 | |
| JP2011049576A (ja) | フローティングゲートメモリセルを製造するための方法およびフローティングゲートメモリセル | |
| CN104701263A (zh) | 一种半浮栅器件的制造方法 | |
| CN117119793A (zh) | 一种存储器件的制造方法及存储器件 | |
| TW201349353A (zh) | 電晶體元件及其製造方法 | |
| CN104425500B (zh) | Sonos非挥发性存储器及其制造方法 | |
| CN103208495B (zh) | 半导体装置及其制造方法 | |
| CN204885163U (zh) | 一种具有u型沟槽的半浮栅存储器件 | |
| CN111916399B (zh) | 一种半导体器件的制备方法以及半导体器件 | |
| CN104638018B (zh) | 一种半浮栅器件及其制备方法 | |
| CN114256336A (zh) | 一种半导体器件及其制造方法 | |
| CN108281423B (zh) | 制作半导体元件的方法 | |
| CN104599969A (zh) | 一种减小槽栅结构半浮栅器件漏电的方法 | |
| CN103413829A (zh) | 一种u型围栅隧穿晶体管器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20141015 |