CN103887313A - 一种半浮栅器件及其制备方法 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 238000009413 insulation Methods 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 22
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 13
- 238000001259 photo etching Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000002360 preparation method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 9
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 8
- 239000002070 nanowire Substances 0.000 claims description 8
- 230000005684 electric field Effects 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 claims description 5
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 239000010409 thin film Substances 0.000 abstract 5
- 238000000151 deposition Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 238000004581 coalescence Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
本发明公开了一种半浮栅器件及其制备方法，用于解决现有的半浮栅晶体管存在的多种缺陷。本发明半浮栅器件包括：具有第一种掺杂类型的半导体衬底；在所述半导体衬底表面形成的凸体；在所述半导体衬底的一侧形成的、具有第二种掺杂类型的漏区，所述漏区与所述凸体相接；在所述半导体衬底的另一侧形成的、具有第二种掺杂类型的源区，所述源区通过沟道区和所述漏区连接；覆盖所述沟道区和所述凸体的朝向所述源区的侧壁的第一层绝缘薄膜；在所述第一层绝缘薄膜和所述凸体上形成的、具有第一种掺杂类型的浮栅，所述浮栅通过所述凸体与所述漏区相连；第二层绝缘薄膜；在所述第二层绝缘薄膜上形成的、覆盖所述浮栅和所述凸体的控制栅。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种半浮栅器件及其制备方法。
背景技术
半导体存储器被用于各种电子领域。其中，非挥发性存储器（NonvolatileMemory，NVM）可以在断电的情况下长期保存数据。浮栅晶体管（Floating GateTransistor，FGT）是非挥发性存储器众多变种的主流结构。
FGT与金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor FieldEffect Transistor，MOSFET）结构相似，可以看成MOSFET中单层栅介质层改变为两层绝缘层（insulator）中嵌入一电荷存储层（charge storage layer）的“三明治”栅，如图1所示。其中，电荷存储层由于被绝缘层环绕，因此被称为浮栅。浮栅中的存储电荷数量可以调节晶体管阈值电压的大小，即对应于逻辑的“0”与“1”。浮栅中的电荷注入有两种方式：隧穿（Fowler-Nordheim）和热载流子注入。这两种方式都需要较高的工作电压，且载流子的注入效率较低，因此存在功耗和速度问题。
为了进一步提高非挥发性存储器的性能，提出了半浮栅晶体管（SemiFloating Gate Transistor，SFGT）的概念，即漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入漏区的平面隧穿场效应晶体管（Tunneling Field EffectTransistor，TFET）实现对浮栅的充放电。半浮栅晶体管采用带间隧穿机制，大大降低了器件的工作电压，并且提高了器件的工作速度。
一种现有的半浮栅晶体管如图2a所示。图2a所示的半浮栅晶体管相对于浮栅晶体管的关键改变在于浮栅505与漏区之510间的绝缘层503打开一个窗口504，从而掺杂区602、掺杂区502、掺杂的漏区510以及控制栅507和绝缘层506构成了一平面TFET，使得原来电气绝缘的浮栅变为半浮栅505。图2a中，标号500表示衬底，509表示掺杂的源区，501为一个掺杂区，508为绝缘隔离物，511、512、513为电极。
以N型半浮栅器件为例，当控制栅507施加负的偏压并且漏区510施加正的偏压时，平面TFET器件打开，发生带间隧穿，电荷将经掺杂区602注入到半浮栅505之中，半浮栅505中的电荷量增加，即写入逻辑“1”；当控制栅507施加正偏压并且漏区510施加负偏压时，嵌入的二极管（掺杂区602与掺杂区502构成PN结）正偏，将使得半浮栅505中的存储电荷通过掺杂区602释放，导致半浮栅中的电荷量降低，即写入逻辑“0”。由于其独特的电荷的注入/释放机制，使得器件的工作电压大大降低，器件速度大大提高。
但是，如图2a所示SFGT的具有如下缺陷：
1、嵌入的TFET为平面结构，需要占据更多的衬底面积；并且窗口的大小受限于光刻精度；因此芯片的集成密度将降低。
2、嵌入的平面TFET的掺杂区602与SFGT的漏区510的掺杂类型相反，在漏区额外的引入了势垒，影响栅介质层与半导体界面的载流子输运，降低了漏区对载流子的抽取效率，从而有损存储数据的读取速率。
3、掺杂区602与掺杂区502构成PN结，内建电势主要存在于掺杂区502中，对半浮栅区域载流子的限制较弱，从而对半浮栅的漏电控制较弱,影响数据存储的稳定性。
另一种现有的半浮栅晶体管如图2b所示。图2b所示的SFGT通过采用竖直沟道401，减小了整体SFGT器件的面积。通过浅沟槽隔离技术，将源区201置于沟槽的底部，源区201通过竖直沟道401与漏区210相连。半浮栅205以及控制栅207都置于沟槽内部，节约了器件占用面积。掺杂区402、掺杂区202以及掺杂的源区210构成了TFET结构，并通过侧壁窗口204，连接半浮栅205与漏区210，对半浮栅205进行充放电。图2b中，标号200表示衬底，203和206表示绝缘层，208为绝缘隔离物，211、212、213为电极。
如图2b所示SFGT，通过开设沟槽，减少了器件对衬底的占用面积，提高了芯片的集成密度，可有效改善如图2a所示SFGT的第1种缺陷。
但是，如图2b所示SFGT，其嵌入的TFET仍然是平面结构，仍然存在如图2a所示SFGT的上述第2种和第3种缺陷。
另外，图2b所示SFGT采用竖直方向的沟道，而竖直方向的载流子迁移率降低（以业界常规100硅衬底为参考，竖直方向为110，电子迁移率下降），会降低器件的数据读取速度；并且，图2b所示SFGT的工艺较复杂，例如侧壁窗口204的光刻步骤存在非常大的挑战。
发明内容
本发明实施例提供一种半浮栅器件及其制备方法，以解决现有的半浮栅晶体管存在的上述多种缺陷。
本发明第一方面提供一种半浮栅器件，包括：具有第一种掺杂类型的半导体衬底；在所述半导体衬底表面形成的凸体，所述凸体为垂直于所述半导体衬底表面的硅鳍或者硅纳米线；在所述半导体衬底的一侧形成的、具有第二种掺杂类型的漏区，所述漏区的部分区域位于所述凸体的下方并与所述凸体相接；在所述半导体衬底的另一侧形成的、具有第二种掺杂类型的源区，所述源区通过所述半导体衬底内的具有第一种掺杂类型的沟道区和所述漏区连接；覆盖所述沟道区和所述凸体的朝向所述源区的侧壁的第一层绝缘薄膜；在所述第一层绝缘薄膜和所述凸体上形成的、具有第一种掺杂类型的浮栅，所述浮栅通过所述凸体与所述漏区相连；覆盖所述源区、所述浮栅、所述漏区、以及所述凸体的第二层绝缘薄膜；在所述第二层绝缘薄膜上形成的、覆盖所述浮栅和所述凸体的控制栅。
在第一种可能的实现方式中，所述半浮栅器件还包括：分别在所述漏区和所述源区以及所述控制栅上形成的电极；以及，在所述漏区和所述控制栅之间，在所述源区和所述控制栅之间，分别形成的绝缘隔离物。
结合本发明第一方面或者第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述浮栅作为电荷存储层；所述浮栅、所述凸体、所述漏区、所述第二层绝缘薄膜和所述控制栅构成一个以所述控制栅为栅极的竖直隧穿场效应晶体管TFET，所述凸体作为所述竖直TFET的沟道连接所述浮栅和所述漏区，所述控制栅能够通过电场调控控制所述竖直TFET内电流的通与断；并且，所述控制栅位于所述沟道区上方的第二层绝缘薄膜之上，能够通过电场调控控制所述沟道区内电流的通与断。
结合本发明第一方面或者第一方面的第一种至第二种可能的实现方式中的任一种，在第三种可能的实现方式中，所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
结合本发明第一方面或者第一方面的第一种至第三种可能的实现方式中的任一种，在第四种可能的实现方式中，所述第一层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述第二层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述浮栅为掺杂的多晶硅，所述控制栅为金属、合金或者掺杂的多晶硅。
结合本发明第一方面或者第一方面的第一种至第四种可能的实现方式中的任一种，在第五种可能的实现方式中，所述电极为铝或铜或铝合金或铜合金；所述隔离物为二氧化硅、氮化硅或氮氧化硅。
本发明第二方面提供一种如上所述的半浮栅器件的制备方法，包括：在具有第一种掺杂类型的半导体衬底表面沉积第一硬掩模层并通过光刻工艺和刻蚀工艺定义出器件的凸体的位置，所述凸体为硅鳍或者硅纳米线；以所述第一硬掩模层为掩模刻蚀暴露出的半导体衬底，形成所述凸体，刻蚀的深度要大于第一层绝缘薄膜的厚度；在所形成的结构的表面形成所述第一层绝缘薄膜；刻蚀掉剩余的第一硬掩模层；在半导体衬底的表面沉积具有第一种掺杂类型的第一层导电薄膜；在所述第一层导电薄膜表面沉积第二硬掩模层，并通过光刻工艺和刻蚀工艺定义出器件的浮栅，所述第二硬掩模层覆盖所述凸体；以所述第二硬掩模层为掩模刻蚀所述第一层导电薄膜，形成所述浮栅，刻蚀止于所述半导体衬底与第一层绝缘薄膜的界面；刻蚀掉剩余的第二硬掩模层；在所形成的结构的表面形成第二层绝缘薄膜；在所述第二层绝缘膜之上沉积形成第二层导电薄膜，并通过光刻工艺和刻蚀工艺加工所述第二层导电薄膜，形成覆盖所述浮栅和所述凸体的控制栅；进行第二种掺杂类型的离子注入，对未被控制栅覆盖的半导体衬底进行掺杂以形成器件的源区以及漏区。
在第一种可能的实现方式中，所述进行第二种掺杂类型的离子注入之前还包括：在所述控制栅的两侧分别制作隔离物。
结合本发明第二方面或者第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述方法还包括：通过光刻打开漏区和源区以及控制栅的电极窗口，在电极窗口沉积金属，分别在漏区和源区以及控制栅上形成电极。
结合本发明第二方面或者第二方面的第一种至第二种可能的实现方式中的任一种，在第三种可能的实现方式中，所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
由上可见，本发明实施例的半浮栅器件，通过在半导体衬底表面形成的凸体，形成了嵌入浮栅内部的竖直结构的TFET，因而，具有如下技术效果：
1、嵌入的竖直TFET占用半导体衬底面积小，有利于芯片集成密度的提高；在工艺制作过程中，凸体的宽度还可进一步降低，减小器件对半导体衬底面积的需求，为器件芯片的集成密度提高提供了优化空间。
2、竖直TFET不会在漏区中引入额外的势垒，从而将嵌入TFET对漏区抽取载流子的影响降低到最小，提高了半浮栅器件中存储数据的读取速率。
3、半浮栅器件的半浮栅和漏区仅仅通过凸体相连，漏电路径的面积仅为可精确控制的凸体的物理宽度而非现有技术方案通过离子注入与退火形成的PN结界面；凸体中的内建势垒可以阻止半浮栅和漏区之间在非工作状态的载流子扩散。从而，将大大减少半浮栅中存贮电荷的泄漏，提高了存储信息的稳定性。
4、本发明半浮栅器件的源区和漏区之间采用水平方向的沟道（以业界常规100硅衬底为参考），不会降低器件的数据读取速度。
5、本发明嵌入竖直TFET的半浮栅器件，除了制作凸体以外的其他工艺与成熟的浮栅晶体管制作工艺，完全兼容；嵌入的竖直TFET除作为沟道的凸体之外，其他组成部分与整体半浮栅器件复用，结构简单。因而，本发明嵌入竖直TFET的半浮栅器件具有工艺简单，成本低廉的优势。
6、本发明所提出的半浮栅器件用浮栅存储信息，并通过竖直TFET对浮栅进行充电或放电，相对于现有方案，具有芯片集成密度更高、数据保持能力更强、数据读取速度更快的优点。
可见，本发明实施例技术方案完全解决了现有技术中存在多种缺陷。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例和现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是浮栅晶体管的示意图；
图2a是一种现有的半浮栅晶体管的示意图；
图2b是另一种现有的半浮栅晶体管的示意图；
图3是本发明实施例提供的一种半浮栅器件的示意图；
图4是本发明实施例提供的一种半浮栅器件的制备方法的流程图；
图5a至图5j是本发明方法各个工艺步骤中的示意图。
具体实施方式
本发明实施例提供一种半浮栅器件及其制备方法，以解决现有的半浮栅晶体管存在的上述多种缺陷。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
下面通过具体实施例，分别进行详细的说明。
请参考图3，本发明实施例提供一种半浮栅器件，可包括：
一个具有第一种掺杂类型的半导体衬底300；
在所述半导体衬底300表面形成的凸体301，所述凸体301为垂直于所述半导体衬底300表面的硅鳍或者硅纳米线（Si Fin or Nanowire）；
在所述半导体衬底300的一侧形成的、具有第二种掺杂类型的漏区（Drain）310，所述漏区310的部分区域位于所述凸体301的下方并与所述凸体301相接；
在所述半导体衬底300的另一侧形成的、具有第二种掺杂类型的源区（Source）309，所述源区309通过所述半导体衬底300内的具有第一种掺杂类型的沟道区（Channel）302和所述漏区310连接；
覆盖所述沟道区302和所述凸体301的朝向所述源区的侧壁3011的第一层绝缘薄膜303；
在所述第一层绝缘薄膜303和所述凸体301上形成的、具有第一种掺杂类型的浮栅305，所述浮栅305通过所述凸体301与所述漏区310相连；
覆盖所述源区309、所述浮栅305（即半浮栅）、所述漏区310、以及所述凸体301的第二层绝缘薄膜306；
在所述第二层绝缘薄膜306上形成的、覆盖所述浮栅305和所述凸体301的控制栅307。
本发明一些实施例中，所述半浮栅器件还可包括：
分别在所述漏区310和所述源区309以及所述控制栅307上形成的电极；具体包括：漏区电极313、控制栅电极312、以及源区电极311。
以及在所述漏区和所述控制栅之间，在所述源区和所述控制栅之间，分别形成的绝缘隔离物308。
可选的，所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
可选的，所述第一层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述第二层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述浮栅为掺杂的多晶硅，所述控制栅为金属、合金或者掺杂的多晶硅。
可选的，所述电极为铝或铜或铝合金或铜合金等金属；所述隔离物为二氧化硅、氮化硅或氮氧化硅等常规的绝缘隔离物。
本发明实施例的半浮栅器件中：
所述浮栅作为电荷存储层；所述浮栅、所述凸体、所述漏区、所述第二层绝缘薄膜和所述控制栅构成一个以所述控制栅为栅极的竖直隧穿场效应晶体管（TFET），所述凸体作为所述竖直TFET的沟道连接所述浮栅和所述漏区，所述控制栅能够通过电场调控控制所述竖直TFET内电流的通与断；并且，所述控制栅位于所述沟道区上方的第二层绝缘薄膜之上，能够通过电场调控控制所述半浮栅器件沟道区内电流的通与断。
需要说明的是，控制栅307作为TFET的栅极，其位于凸体301的侧壁3012外侧的部分对TFET起控制作用，侧壁3012是指凸体301的朝向漏区310的侧壁。
本发明实施例技术方案的原理如下：
本发明实施例SFGT采用竖直TFET作为连接半浮栅器件中半浮栅（SemiFloating Gate，SFG）和漏区的电荷注入或释放的通道。该SFGT通过凸体侧壁（朝向漏区的侧壁）外覆盖的控制栅（control Gate，CG）来控制竖直TFET的开关状态。以N型SFGT为例，SFGT的源区和漏区均为n型掺杂，半浮栅的多晶硅为p型掺杂，二者之间的凸体（即硅鳍或者硅纳米线）作为TFET的沟道，与半导体衬底的掺杂相同，为p型掺杂。当控制栅施加负偏压而漏区施加正偏压的时候，凸体与栅介质层的表面会进入积累状态，大量的空穴聚集在表面，与漏区本身的高浓度电子形成符合带间隧穿的PN结，因此，竖直TFET开启，电子从凸体隧穿至漏区，半浮栅中的正电荷数量增加，即写入逻辑“1”；当控制栅正偏而漏区反偏时，凸体与漏区构成的二极管将进入正偏状态，半浮栅中的载流子将通过凸体释放，存储电荷数量减少，即写入逻辑“0”。
为了更好的实施本发明实施例的上述方案，下面还提供用于制备实施上述半浮栅器件的相关方法。在图中，为了方便说明，层和区域的厚度被放大，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀的凸体、半浮栅等具有弯曲或者圆润的特点，但在本发明实施例中，均以矩形表示，但这不应该被认为是限制本发明的范围。
请参考图3和图4以及图5a至图5j，本发明实施例提供一种半浮栅器件的制备方法，该方法可包括：
101、如图5a所示，在具有第一种掺杂类型的半导体衬底300表面沉积第一硬掩模层（Hard Mask）201并通过光刻工艺和刻蚀（RIE）工艺定义出器件的凸体的位置，其中，所述凸体可为硅鳍或者硅纳米线，所述第一种掺杂类型可为n掺杂或p掺杂，所述第一硬掩模层201是一定厚度的介质层，具体可以是Si3N4等。半导体衬底300可以为单晶硅、多晶硅或者绝缘体上的硅。
102、如图5b所示，以所述第一硬掩模层201为掩模刻蚀暴露出的半导体衬底300，形成所述凸体301，刻蚀的深度要大于第一层绝缘薄膜的厚度。
103、如图5c所示，在所形成的结构的表面形成所述第一层绝缘薄膜303；具体应用中，可采用干法氧化在半导体衬底300表面以及凸体301的侧壁上生长一层氧化层，或者，也可采用CVD（Chemical Vapor Deposition，化学气相沉积）等方法沉积一层介质层材料，作为第一层绝缘薄膜303。该第一层绝缘薄膜303后续将作为栅介质层。
104、如图5d所示，刻蚀掉剩余的第一硬掩模层201；以及，在半导体衬底300的表面沉积具有第一种掺杂类型的第一层导电薄膜305，并可对所形成的第一层导电薄膜进行抛光平整化，抛光平整化止于凸体之上一定厚度的第一层导电薄膜305。其中，所述第一种掺杂类型可为n掺杂或p掺杂，所述第一层导电薄膜305具体可以是多晶硅，后续用于形成浮栅（即半浮栅）。可选的，在移除第一硬掩模层201之后，沉积具有第一种掺杂类型的第一层导电薄膜305之前，还可对凸体顶部进行第一种类型掺杂。
105、如图5e所示，在所述第一层导电薄膜表面沉积第二硬掩模层202，并通过光刻工艺和刻蚀工艺定义出器件的浮栅，所述第二硬掩模层202覆盖所述凸体301；然后，以所述第二硬掩模层202为掩模刻蚀所述第一层导电薄膜，形成浮栅305，刻蚀止于所述半导体衬底与第一层绝缘薄膜的界面。可选的，本步骤可使第二硬掩模层202仅覆盖部分凸体301，进一步减小凸体301的横向尺寸。
106、如图5f所示，刻蚀掉剩余的第二硬掩模层；以及，在所形成的结构的表面形成第二层绝缘薄膜306。具体应用中，可采用干法氧化形成一层氧化层例如SiO2，或者，也可采用CVD等方法沉积一层介质层材料例如SiO2或Si3N4或高K材料，作为第二层绝缘薄膜306。
107、如图5g所示，在所述第二层绝缘膜306之上沉积形成第二层导电薄膜，并通过光刻工艺和刻蚀工艺以所述第二层导电薄膜形成器件的控制栅307，所述控制栅307覆盖所述浮栅305和所述凸体301。其中，所述第二层导电薄膜307可以是掺杂多晶硅，具体可以是第二种类型掺杂多晶硅。
108、如图5h所示，109之前还可包括：在所述控制栅307的两侧分别制作隔离物（Spacer）308，以便将控制栅307与后续将要形成的漏区电极和源区电极隔离开。
109、如图5i所示，进行第二种掺杂类型的离子注入，对未被控制栅307覆盖的半导体衬底300进行掺杂以形成器件的源区309以及漏区310。需要指出的是，离子注入后的退火过程中，掺杂的杂质会沿着凸体301进行一定程度的扩散，与第一种掺杂类型的凸体301形成PN结。
110、如图5j所示，通过光刻打开漏区310和源区309以及控制栅307的电极窗口，在电极窗口沉积金属，并进行剥离（lift-off），分别在漏区310和源区309以及控制栅307上形成电极。形成的电极具体包括：漏区电极313、控制栅电极312、以及源区电极311。
需要说明的是，所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
可选的，所述第一层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述第二层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述浮栅为掺杂的多晶硅，所述控制栅为金属、合金或者掺杂的多晶硅。
可选的，所述电极为铝或铜或铝合金或铜合金等金属；所述隔离物为二氧化硅、氮化硅或氮氧化硅等常规的绝缘隔离物。
可选的，在上述在工艺制作过程中，还可采用鳍式场效晶体管（FinField-Effect Transistor，FinFET）中的侧壁图形转移技术突破目前光刻技术精度的限制，使凸体的宽度进一步降低，进而提高芯片的集成密度。
以上，对本发明实施例方法进行介绍，图3实施例所说的半浮栅器件的可采用上述的制备方法制得。
综上，本发明实施例公开了一种半浮栅器件及其制备方法，本发明实施例技术方案通过在半导体衬底表面形成的凸体，形成了嵌入半浮栅内部的竖直结构的TFET，因而，取得了如下技术效果：
1、嵌入的竖直TFET占用半导体衬底面积小，有利于芯片集成密度的提高；在工艺制作过程中，凸体的宽度还可进一步降低，减小器件对半导体衬底面积的需求，为器件芯片的集成密度提高提供了优化空间。
2、竖直TFET不会在漏区中引入额外的势垒，从而将嵌入TFET对漏区抽取载流子的影响降低到最小，提高了半浮栅器件中存储数据的读取速率。
3、半浮栅器件的半浮栅和漏区仅仅通过凸体相连，漏电路径的面积仅为可精确控制的凸体的物理宽度而非现有技术方案通过离子注入与退火形成的PN结界面；凸体中的内建势垒可以阻止半浮栅和漏区之间在非工作状态的载流子扩散。从而，将大大减少半浮栅中存贮电荷的泄漏，提高了存储信息的稳定性。
4、本发明半浮栅器件的源区和漏区之间采用水平方向的沟道（以业界常规100硅衬底为参考），不会降低器件的数据读取速度。
5、本发明嵌入竖直TFET的半浮栅器件，除了制作凸体以外的其他工艺与成熟的浮栅晶体管制作工艺，完全兼容；嵌入的竖直TFET除作为沟道的凸体之外，其他组成部分与整体半浮栅器件复用，结构简单。因而，本发明嵌入竖直TFET的半浮栅器件具有工艺简单，成本低廉的优势。
6、本发明所提出的半浮栅器件用浮栅存储信息，并通过竖直TFET对浮栅进行充电或放电，相对于现有方案，具有芯片集成密度更高、数据保持能力更强、数据读取速度更快的优点。
可见，本发明实施例技术方案完全解决了现有技术中存在多种缺陷。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其它实施例的相关描述。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述动作顺序的限制，因为依据本发明，某些步骤可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
以上对本发明实施例所提供的一种半浮栅器件及其制备方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种半浮栅器件，其特征在于，包括：
具有第一种掺杂类型的半导体衬底；
在所述半导体衬底表面形成的凸体，所述凸体为垂直于所述半导体衬底表面的硅鳍或者硅纳米线；
在所述半导体衬底的一侧形成的、具有第二种掺杂类型的漏区，所述漏区的部分区域位于所述凸体的下方并与所述凸体相接；
在所述半导体衬底的另一侧形成的、具有第二种掺杂类型的源区，所述源区通过所述半导体衬底内的具有第一种掺杂类型的沟道区和所述漏区连接；
覆盖所述沟道区和所述凸体的朝向所述源区的侧壁的第一层绝缘薄膜；
在所述第一层绝缘薄膜和所述凸体上形成的、具有第一种掺杂类型的浮栅，所述浮栅通过所述凸体与所述漏区相连；
覆盖所述源区、所述浮栅、所述漏区、以及所述凸体的第二层绝缘薄膜；
在所述第二层绝缘薄膜上形成的、覆盖所述浮栅和所述凸体的控制栅。
2.根据权利要求1所述的半浮栅器件，其特征在于，还包括：
分别在所述漏区和所述源区以及所述控制栅上形成的电极；
以及，在所述漏区和所述控制栅之间，在所述源区和所述控制栅之间，分别形成的绝缘隔离物。
3.根据权利要求1所述的半浮栅器件，其特征在于：
所述浮栅作为电荷存储层；
所述浮栅、所述凸体、所述漏区、所述第二层绝缘薄膜和所述控制栅构成一个以所述控制栅为栅极的竖直隧穿场效应晶体管TFET，所述凸体作为所述竖直TFET的沟道连接所述浮栅和所述漏区，所述控制栅能够通过电场调控控制所述竖直TFET内电流的通与断；
并且，所述控制栅位于所述沟道区上方的第二层绝缘薄膜之上，能够通过电场调控控制所述沟道区内电流的通与断。
4.根据权利要求1至3中任一项所述的半浮栅器件，其特征在于：
所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；
或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
5.根据权利要求1至3中任一项所述的半浮栅器件，其特征在于：
所述第一层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述第二层绝缘薄膜为二氧化硅、氮化硅或氮氧化硅，所述浮栅为掺杂的多晶硅，所述控制栅为金属、合金或者掺杂的多晶硅。
6.根据权利要求2所述的半浮栅器件，其特征在于：
所述电极为铝或铜或铝合金或铜合金；
所述隔离物为二氧化硅、氮化硅或氮氧化硅。
7.一种如权利要求1所述的半浮栅器件的制备方法，其特征在于，包括：
在具有第一种掺杂类型的半导体衬底表面沉积第一硬掩模层并通过光刻工艺和刻蚀工艺定义出器件的凸体的位置，所述凸体为硅鳍或者硅纳米线；
以所述第一硬掩模层为掩模刻蚀暴露出的半导体衬底，形成所述凸体，刻蚀的深度要大于第一层绝缘薄膜的厚度；
在所形成的结构的表面形成所述第一层绝缘薄膜；
刻蚀掉剩余的第一硬掩模层；
在半导体衬底的表面沉积具有第一种掺杂类型的第一层导电薄膜；
在所述第一层导电薄膜表面沉积第二硬掩模层，并通过光刻工艺和刻蚀工艺定义出器件的浮栅，所述第二硬掩模层覆盖所述凸体；
以所述第二硬掩模层为掩模刻蚀所述第一层导电薄膜，形成所述浮栅，刻蚀止于所述半导体衬底与第一层绝缘薄膜的界面；
刻蚀掉剩余的第二硬掩模层；
在所形成的结构的表面形成第二层绝缘薄膜；
在所述第二层绝缘膜之上沉积形成第二层导电薄膜，并通过光刻工艺和刻蚀工艺加工所述第二层导电薄膜，形成覆盖所述浮栅和所述凸体的控制栅；
进行第二种掺杂类型的离子注入，对未被控制栅覆盖的半导体衬底进行掺杂以形成器件的源区以及漏区。
8.根据权利要求7所述的方法，其特征在于，所述进行第二种掺杂类型的离子注入之前还包括：
在所述控制栅的两侧分别制作隔离物。
9.根据权利要求7所述的方法，其特征在于，还包括：
通过光刻打开漏区和源区以及控制栅的电极窗口，在电极窗口沉积金属，分别在漏区和源区以及控制栅上形成电极。
10.根据权利要求7至9中任一项所述的半浮栅器件，其特征在于：
所述第一种掺杂类型为n型，所述第二种掺杂类型为p型；
或者，所述第一种掺杂类型为p型，所述第二种掺杂类型为n型。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410077052.9A CN103887313B (zh) | 2014-03-04 | 2014-03-04 | 一种半浮栅器件及其制备方法 |
| PCT/CN2014/090364 WO2015131527A1 (zh) | 2014-03-04 | 2014-11-05 | 一种半浮栅器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410077052.9A CN103887313B (zh) | 2014-03-04 | 2014-03-04 | 一种半浮栅器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103887313A true CN103887313A (zh) | 2014-06-25 |
| CN103887313B CN103887313B (zh) | 2016-08-31 |
Family
ID=50956136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410077052.9A Active CN103887313B (zh) | 2014-03-04 | 2014-03-04 | 一种半浮栅器件及其制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103887313B (zh) |
| WO (1) | WO2015131527A1 (zh) |
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- 2014-03-04 CN CN201410077052.9A patent/CN103887313B/zh active Active
- 2014-11-05 WO PCT/CN2014/090364 patent/WO2015131527A1/zh active Application Filing
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| US20220285486A1 (en) * | 2019-11-27 | 2022-09-08 | Suzhou Oriental Semiconductor Co., Ltd. | Semiconductor super-junction power device |
| JP7177551B2 (ja) | 2019-11-27 | 2022-11-24 | 蘇州東微半導体股▲ふん▼有限公司 | 半導体スーパジャンクションパワーデバイス |
| US11908889B2 (en) * | 2019-11-27 | 2024-02-20 | Suzhou Oriental Semiconductor Co., Ltd. | Semiconductor super-junction power device |
| CN111540740A (zh) * | 2020-05-13 | 2020-08-14 | 复旦大学 | 基于pn结和肖特基二极管的半浮栅存储器及其制备方法 |
| CN111540740B (zh) * | 2020-05-13 | 2022-06-21 | 复旦大学 | 基于pn结和肖特基二极管的半浮栅存储器及其制备方法 |
| CN112838089A (zh) * | 2021-03-25 | 2021-05-25 | 复旦大学 | 半浮栅存储器及其制造方法 |
| CN112908998A (zh) * | 2021-03-25 | 2021-06-04 | 复旦大学 | 半浮栅存储器的制造方法及半浮栅存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103887313B (zh) | 2016-08-31 |
| WO2015131527A1 (zh) | 2015-09-11 |
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