CN113823566B - 存储器件的制作方法 - Google Patents
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Abstract
本发明提供的存储器件的制作方法，包括：提供衬底；在衬底上形成栅极绝缘层和接触窗口；形成浮栅材料层；刻蚀浮栅材料层；执行氧化工艺，使浮栅材料层位于第一漏区一侧超出第一接触窗口的部分被氧化，以及浮栅材料层位于第二漏区一侧超出第二接触窗口的部分被氧化，形成侧墙氧化层；去除侧墙氧化层以及位于浮栅材料层覆盖范围以外的栅极绝缘层。如此一来，在接触窗口的靠近漏区一侧，衬底与半浮栅之间不再保留部分栅极绝缘层，半浮栅晶体管在工作时，降低了载流子进入半浮栅的势垒，降低了载流子被二氧化硅/硅界面缺陷捕获的风险，有助于提高载流子进入半浮栅的速度以及半浮栅晶体管的编程速度，提高了存储器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种存储器件的制作方法。
背景技术
半导体存储器被用于各种电子领域。其中，非易失存储器可以在断电的情况下长期保存数据。浮栅晶体管是一种主流的非易失存储器。一般而言，浮栅晶体管具有层叠的栅极结构，该栅极结构包括浮栅(浮置栅极)和至少部分覆盖浮栅的控制栅(控制栅极)，其中，浮栅被绝缘介质包围，通过外加高电压控制载流子以隧穿或热载流子注入的方式穿过栅极绝缘层，从而改变浮栅中的存储电荷数量，可以调节晶体管阈值电压的大小，即对应于逻辑的“0”与“1”。但是，隧穿或热载流子注入均需要较高的工作电压(～20V)和较长的时间，存在功耗和速度问题。传统浮栅晶体管电子隧穿于禁带宽度例如8.9ev的高势垒氧化硅绝缘介质。
为了进一步提高非易失存储器的性能，半浮栅晶体管(Semi Floating GateTransistor，SFGT)的概念被提出。相较于传统的浮栅晶体管，半浮栅晶体管在被浮栅覆盖的栅极绝缘层靠近漏区的区域开了一个接触窗口，浮栅通过该接触窗口接触衬底，形成隧穿场效应晶体管(Tunneling Field-Effect Transistor，TFET)，通过接触窗口接触衬底之后，传统浮栅晶体管的浮栅在半浮栅晶体管中称为半浮栅。半浮栅隧穿于禁带宽度例如1.1eV的硅材料内，隧穿势垒大为降低。半浮栅晶体管利用TFET的量子隧穿效应以及pn结二极管来替代传统的氧化硅擦写窗口，实现对浮栅的充放电，可以大大降低晶体管的工作电压，并且提高了晶体管的工作速度，实现低电压下更快速的数据写入与擦除，便于满足芯片低功耗的需求。
图1是一种现有半浮栅晶体管的剖面结构示意图。参照图1，衬底100上设置有栅极绝缘层110，衬底100中设有掺杂的源区101和漏区103以及掺杂区105、107、109。111为侧墙。在靠近漏区103一侧，栅极绝缘层110中形成有半浮栅的接触窗口110a，半浮栅120覆盖栅极绝缘层110的上表面，并且通过接触窗口110a接触衬底100。衬底100中的掺杂区109、掺杂区107、漏区103以及控制栅140和栅间介质层130构成了TFET，即传统浮栅晶体管中与周围电气绝缘的浮栅在该结构中成为了半浮栅120，称为半浮栅晶体管。以该结构为n型半浮栅晶体管为例，当控制栅140施加负偏压并且漏区103施加正偏压使TFET打开时，带间隧穿发生，空穴经接触窗口110a从掺杂区109注入到半浮栅120之中，半浮栅120中的正电荷增加，即写入逻辑“1”；当控制栅140施加正偏压并且漏区103施加负偏压时，嵌入的二极管(掺杂区109与掺杂区107构成pn结)正偏，半浮栅120中存储的正电荷通过掺杂区109释放，电荷量降低，即写入逻辑“0”。
但是，目前半浮栅晶体管的编程(Program)速度还不足，影响包括半浮栅晶体管的存储器件的可靠性。
发明内容
为了解决现有半浮栅晶体管存在的上述问题，本发明提供一种存储器件的制作方法，提高了载流子进入半浮栅的速度以及半浮栅晶体管的编程速度，提高了存储器件的可靠性。
本发明提供一种存储器件的制作方法，包括：
提供衬底，其上表面一侧预设有共用源区、位于所述共用源区两侧的第一漏区和第二漏区；
在所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的第一接触窗口和第二接触窗口，所述第一接触窗口位于所述共用源区和所述第一漏区之间，所述第二接触窗口位于所述共用源区和所述第二漏区之间；
在所述第一漏区和所述第二漏区之间形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层；
刻蚀所述浮栅材料层，以去除所述浮栅材料层位于所述第一接触窗口与所述第一漏区之间的部分区域以及位于所述第二接触窗口与所述第二漏区之间的部分区域；
执行氧化工艺，使所述浮栅材料层位于所述第一漏区一侧超出所述第一接触窗口的部分被氧化，以及所述浮栅材料层位于所述第二漏区一侧超出所述第二接触窗口的部分被氧化，形成侧墙氧化层；
去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
进一步的，形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层之后，还包括：
形成隔离层，所述隔离层覆盖所述浮栅材料层；
刻蚀所述隔离层，所述隔离层的刻蚀区域与所述浮栅材料层的刻蚀区域相同。
进一步的，执行氧化工艺采用快速热氧化方法或原位水蒸气氧化方法。
进一步的，采用磷酸去除所述隔离层，采用氢氟酸去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
进一步的，提供所述衬底包括：
在所述衬底中掺杂第二掺杂类型的离子形成阱区；在所述阱区中掺杂第一掺杂类型的离子形成掺杂区，所述掺杂区从所述阱区内部延伸至所述衬底的上表面，所述共用源区和所述第一漏区和所述第二漏区均形成于所述掺杂区的顶部。
进一步的，在形成所述栅极绝缘层之前，还包括在所述共用源区和所述第一漏区之间的衬底中形成第一沟槽，并在所述共用源区和所述第二漏区之间的衬底中形成第二沟槽；所述第一接触窗口位于所述第一漏区和所述第一沟槽之间，所述第二接触窗口位于所述第二漏区和所述第二沟槽之间。
进一步的，在形成所述栅极绝缘层和所述浮栅材料层之后，所述栅极绝缘层还覆盖所述第一沟槽和所述第二沟槽的内表面，所述浮栅材料层覆盖所述栅极绝缘层并填充所述第一沟槽和所述第二沟槽。
进一步的，所述第一沟槽的深度和所述第二沟槽的深度均大于所述掺杂区的深度。
进一步的，去除所述侧墙氧化层以及位于氧化后的所述浮栅材料层覆盖范围以外的所述栅极绝缘层之后，还包括：
形成栅间介质层，所述栅间介质层覆盖所述浮栅材料层的上表面和侧表面，还覆盖所述第一接触窗口与所述第一漏区之间的衬底上表面，且还覆盖所述第二接触窗口与所述第二漏区之间的衬底上表面；
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层。
进一步的，形成所述控制栅材料层之后，还包括：
图案化刻蚀所述控制栅材料层、栅间介质层以及浮栅材料层；剩余的所述控制栅材料层、栅间介质层以及浮栅材料层在所述第一漏区和所述共用源区之间的部分构成第一栅极叠层，在所述第二漏区和所述共用源区之间的部分构成第二栅极叠层；以及，
在所述第一栅极叠层和所述第二栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述共用源区在所述衬底中形成共用源极，对应于所述第一漏区在所述衬底中形成第一漏极，对应于所述第二漏区在所述衬底中形成第二漏极。
本发明还提供另一种存储器件的制作方法，包括：
提供衬底，其上表面一侧预设有源区和漏区；
在所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的接触窗口，所述接触窗口靠近所述漏区一侧；
在所述源区和所述漏区之间形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层；
刻蚀所述浮栅材料层，以去除所述浮栅材料层位于所述源区一侧的部分区域以及位于所述接触窗口与所述漏区之间的部分区域；
执行氧化工艺，至少使所述浮栅材料层位于所述漏区一侧超出所述接触窗口的部分被氧化，形成侧墙氧化层；
去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
进一步的，去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层之后，还包括：
形成栅间介质层，所述栅间介质层覆盖所述浮栅材料层的上表面和侧表面，还覆盖靠近所述源区一侧的衬底上表面，且还覆盖所述接触窗口与所述漏区之间的衬底上表面；
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层。
进一步的，形成所述控制栅材料层之后，还包括：
图案化刻蚀所述控制栅材料层和所述栅间介质层；剩余的所述控制栅材料层、栅间介质层以及浮栅材料层构成栅极叠层；以及，
在所述栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述源区在所述衬底中形成源极，对应于所述漏区在所述衬底中形成漏极。
与现有技术相比，本发明具有如下有益效果：
本发明提供的存储器件的制作方法，包括：提供衬底；在衬底上形成栅极绝缘层和接触窗口；形成浮栅材料层；刻蚀浮栅材料层；执行氧化工艺，使浮栅材料层位于第一漏区一侧超出第一接触窗口的部分被氧化，以及浮栅材料层位于第二漏区一侧超出第二接触窗口的部分被氧化，形成侧墙氧化层；去除侧墙氧化层以及位于浮栅材料层覆盖范围以外的栅极绝缘层。如此一来，在接触窗口的靠近漏区一侧，衬底与半浮栅之间不再保留部分栅极绝缘层，半浮栅晶体管在工作时，降低了载流子进入半浮栅的势垒，降低了载流子被二氧化硅/硅界面缺陷捕获的风险，有助于提高载流子进入半浮栅的速度以及半浮栅晶体管的编程速度，提高了存储器件的可靠性。
附图说明
图1是一种现有半浮栅晶体管的剖面示意图。
图2是本发明实施例的存储器件的制作方法流程图。
图3a是本发明实施例的存储器件的制作方法形成第一沟槽和第二沟槽后的剖面示意图。
图3b是本发明实施例的存储器件的制作方法形成第一沟槽和第二沟槽后的俯视图。
图4是本发明实施例的存储器件的制作方法形成浮栅材料层和隔离层后的剖面示意图。
图5是本发明实施例的存储器件的制作方法刻蚀隔离层和浮栅材料层后的剖面示意图。
图6是本发明实施例的存储器件的制作方法形成侧墙氧化层后的剖面示意图。
图7是本发明实施例的存储器件的制作方法去除位于浮栅材料层覆盖范围以外的栅极绝缘层后的剖面示意图。
图8是本发明实施例的存储器件的制作方法形成栅间介质层后的剖面结构示意图。
图9是本发明实施例的存储器件的制作方法形成控制栅材料层后的剖面结构示意图。
图10是本发明实施例的存储器件的制作方法形成第一栅极叠层和第二栅极叠层后的剖面结构示意图。
图11是本发明实施例的存储器件的制作方法中有沟槽的存储器件形成侧墙和源漏区后的剖面结构示意图。
图12是本发明实施例的存储器件的制作方法中无沟槽的存储器件形成侧墙和源漏区后的剖面结构示意图。
图13是本发明实施例的另一种存储器件的制作方法中形成浮栅材料层后的示意图；
图14是本发明实施例的另一种存储器件的制作方法中刻蚀浮栅材料层后的示意图；
图15是本发明实施例的另一种存储器件的制作方法中形成侧墙氧化层后的示意图；
图16是本发明实施例的另一种存储器件的制作方法中去除侧墙氧化层和部分栅极绝缘层后的示意图；
图17是本发明实施例的另一种存储器件的制作方法中形成控制栅材料层后的示意图；
图18是本发明实施例的另一种存储器件的制作方法中形成源极和漏极后的示意图。
附图标记说明：
20-半浮栅晶体管；200-衬底；200a-第一接触窗口；200b-第二接触窗口；201-共用源极；203-第一漏极；204-第二漏极；205-掺杂区；207-接触区；211-栅极绝缘层；211’-栅极绝缘层；220-第一半浮栅；221-浮栅材料层；230-栅间介质层；231-氧化硅层；232-氮化硅层；240-第一控制栅；241-控制栅材料层；251-隔离层；252-光阻；253-侧墙氧化层；30-第一沟槽；40-第二沟槽；300-第一栅极叠层；400-第二栅极叠层；SP-侧墙；Ⅰ-共用源区；Ⅱ-第一漏区；Ⅲ-第二漏区；
V-源区；IV-漏区；200c-接触窗口；271-浮栅材料层；261-隔离层；263-侧墙氧化层；260-栅间介质层；261-氧化硅层；262-氮化硅层；263-源极；264-漏极；270-半浮栅；281-控制栅材料层；280-控制栅。
具体实施方式
如背景技术所述，目前半浮栅晶体管的编程(Program)速度还不足，影响包括半浮栅晶体管的存储器件的可靠性。
研究发现，如图1所示意的现有半浮栅晶体管在写入逻辑“1”时，空穴经接触窗口110a从衬底100顶部的掺杂区109注入到半浮栅120。由于在接触窗口110a的靠近漏区103一侧，衬底100与半浮栅120之间还保留着部分栅极绝缘层110(如图1中虚线圈出的位置)。栅极绝缘层110的材质为二氧化硅，高势垒的二氧化硅会降低空穴进入半浮栅120的速度，而且，由于栅极绝缘层110与衬底100的界面存在缺陷，在逻辑“0”和“1”切换时，移动的空穴容易被界面缺陷捕获，进而降低半浮栅晶体管的编程(Program)速度，最终影响包括半浮栅晶体管的存储器件的可靠性。
以下结合附图和具体实施例对本发明的存储器件的制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
需要说明的是，下文中的术语“第一”、“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其它顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
本实施例的存储器件的制作方法，如图2所示，包括以下步骤：
S1、提供衬底，其上表面一侧预设有共用源区、位于所述共用源区两侧的第一漏区和第二漏区；
S2、在所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的第一接触窗口和第二接触窗口，所述第一接触窗口位于所述共用源区和所述第一漏区之间，所述第二接触窗口位于所述共用源区和所述第二漏区之间；
S3、在所述第一漏区和所述第二漏区之间形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层；
S4、刻蚀所述浮栅材料层，以去除所述浮栅材料层位于所述第一接触窗口与所述第一漏区之间的部分区域以及位于所述第二接触窗口与所述第二漏区之间的部分区域；
S5、执行氧化工艺，使所述浮栅材料层位于所述第一漏区一侧超出所述第一接触窗口的部分被氧化，以及所述浮栅材料层位于所述第二漏区一侧超出所述第二接触窗口的部分被氧化，形成侧墙氧化层；
S6、去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
以下结合图3a至图12详细介绍本实施例的存储器件的制作方法的各步骤。
图11是采用本实施例的制作方法制成的U型沟道的存储器件的剖面结构示意图。图12是采用本实施例的制作方法制成的平面沟道的存储器件的剖面结构示意图。参照图11和图12，所述存储器件可包括至少一个半浮栅晶体管，并且，所述存储器件还可以包括其它类型的存储元件以及逻辑元件等。一实施例中，所述存储器件包括两个相邻的半浮栅晶体管，这两个相邻的半浮栅晶体管具有不同的漏区并共用同一源区，该设置有助于缩小全部半浮栅晶体管在衬底上占用的面积，提高存储器件的集成密度。本实施例中，两个相邻的半浮栅晶体管的结构对称。
本实施例以包括共用源区的两个半浮栅晶体管的存储器件的制作为例具体说明。共用源区的两个半浮栅晶体管分别称为第一半浮栅晶体管和第二半浮栅晶体管，第一半浮栅晶体管和第二半浮栅晶体管通过相同的工序形成。
如图3a和图3b所示，提供衬底200，所述衬底靠近其上表面一侧预设有共用源区Ⅰ、位于所述共用源区两侧的第一漏区Ⅱ和第二漏区Ⅲ。用来形成第一半浮栅晶体管和第二半浮栅晶体管的共用的源区的位置称为共用源区Ⅰ，第一漏区Ⅱ用来形成第一半浮栅晶体管的漏区，第二漏区Ⅲ用来形成第二半浮栅晶体管的漏区，后续形成的第一半浮栅晶体管中的半浮栅称为第一半浮栅，后续形成的第二半浮栅晶体管中的半浮栅称为第二半浮栅。衬底200例如为单晶硅、多晶硅或者绝缘体上硅。衬底200可以整体为第二掺杂类型或者形成有第二掺杂类型的阱区。可选的，衬底200中具有第二掺杂类型的阱区(例如为p阱，Pwell)，所述阱区内还形成有具有第一掺杂类型且从内部延伸至衬底200上表面的掺杂区205，半浮栅晶体管的源区和漏区形成于掺杂区205的顶部。
本实施例的存储器件有沟槽和无沟槽均是可以的，有沟槽的对应于U型沟道存储器件，无沟槽的对应于平面沟道存储器件。图3a示出了有沟槽的情形。在所述共用源区Ⅰ和所述第一漏区Ⅱ之间的衬底中形成第一沟槽30，并在所述共用源区Ⅰ和所述第二漏区Ⅲ之间的衬底中形成第二沟槽40。第一沟槽30和第二沟槽40可通过在衬底200表面沉积硬掩模并通过光刻及刻蚀工艺形成。第一沟槽30和第二沟槽40的深度约本实施例所述第一沟槽30的深度和所述第二沟槽40的深度均大于所述掺杂区205的深度，即以衬底200的上表面f1为基准，第一沟槽30的底面和所述第二沟槽40的底面与掺杂区205的底部相比更远离衬底的上表面f1。
在所述衬底200的上表面形成栅极绝缘层211，并去除所述栅极绝缘层211位于所述共用源区Ⅰ和所述第一漏区Ⅱ之间的一部分以限定出第一接触窗口200a，去除所述栅极绝缘层211位于所述共用源区Ⅰ和所述第二漏区Ⅲ之间的一部分以限定出第二接触窗口200b。示例性的，沿第一沟槽30和第二沟槽40的内表面和衬底200的上表面形成栅极绝缘层211，所述栅极绝缘层211覆盖在第一沟槽30和第二沟槽40的内表面以及衬底200上表面，但未填满第一沟槽30和第二沟槽40。栅极绝缘层211用于隔离衬底200和后续形成的浮栅材料层221，覆盖在衬底上表面的栅极绝缘层211在对浮栅材料层221进行图形化时还能够起到刻蚀阻挡作用。栅极绝缘层211的材料可包括二氧化硅、氮化硅和氮氧化硅中的至少一种，可采用热氧化、化学气相沉积(CVD)、原子层沉积等方法制作。具体的，所述第一接触窗口200a位于所述第一漏区Ⅱ和所述第一沟槽30之间，所述第二接触窗口200b位于所述第二漏区Ⅲ和所述第二沟槽40之间；所述第一接触窗口200a和所述第二接触窗口200b均暴露出所述衬底200。
需要说明的是，本实施例重点描述的如何解决在接触窗口的漏区一侧衬底与半浮栅之间还保留着部分栅极绝缘层而导致的问题，本领域技术人员可以理解，说明书中不必要描述制作半浮栅晶体管的详细的全过程。参照图3b，可认为在上述步骤中，衬底200上已形成有隔离结构(如浅沟槽隔离，STI)以及有源区(AA)。此外，可认为上述步骤中衬底中完成了阱注入、其它离子注入及退火等步骤，衬底200中已形成有第二掺杂类型的阱区(本实施例例如是P阱)以及从所述阱区内延伸至衬底200上表面的掺杂区205。
如图4所示，在衬底200上形成浮栅材料层221，浮栅材料层221覆盖栅极绝缘层211以及被第一接触窗口200a和第二接触窗口200b露出的衬底200上表面。本实施例的浮栅材料层221例如填满上述第一沟槽30和第二沟槽40。一些实施例中，衬底上未形成第一沟槽和第二沟槽，则浮栅材料层221均位于衬底上方。所述浮栅材料层221用于形成第一半浮栅晶体管和第二半浮栅晶体管的半浮栅。浮栅材料层221具有第二掺杂类型。本实施例中，浮栅材料层221的材料例如为p型掺杂的多晶硅，其中p型掺杂物可以在沉积工艺中通过掺杂气体引入，也可以在沉积多晶硅之后通过离子注入引入。示例的，可以通过CVD工艺沉积多晶硅达一定厚度，然后进行p型离子注入及退火(p型离子可通过第一接触窗口200a和第二接触窗口200b向衬底200扩散，形成接触区207)，接着通过化学机械研磨(CMP)使多晶硅的上表面平坦并达到所需的厚度，例如，位于衬底200上表面以上的浮栅材料层221的厚度约
接着，在浮栅材料层221上表面依次沉积隔离层251(例如氮化硅)、底部抗反射层(BARC)(未示出)和光阻，通过光刻形成图形化的光阻252，再进行半浮栅的光刻图形化。以图形化的光阻252作为掩模，依次刻蚀底部抗反射层以及下方的隔离层251和浮栅材料层221，最后去除图形化的光阻252、底部抗反射层(BARC)。该光刻及刻蚀过程可以在确保对需要保留的图形进行保护的同时，避免由底部抗反射层(BARC)和光阻构成的掩模材料倒塌。本实施例中，形成隔离层251的作用在于后续在浮栅材料层221的侧壁形成侧墙氧化层253时，隔离层251覆盖浮栅材料层221的上表面，从而防止浮栅材料层221的上表面被氧化。
具体的，如图5所示，刻蚀所述隔离层251和所述浮栅材料层221，以去除所述隔离层251和所述浮栅材料层221的位于所述第一接触窗口200a与所述第一漏区Ⅱ之间的部分区域以及位于所述第二接触窗口200b与所述第二漏区Ⅲ之间的部分区域。剩余的浮栅材料层221在衬底200上的投影完全覆盖第一接触窗口200a和第二接触窗口200b，剩余的浮栅材料层221覆盖栅极绝缘层211位于第一接触窗口200a靠近第一漏区Ⅱ一侧的部分区域，剩余的浮栅材料层221还覆盖栅极绝缘层211位于第二接触窗口200b靠近第二漏区Ⅲ一侧的部分区域。可以采用干法或湿法刻蚀刻蚀所述浮栅材料层221。
应当理解，若是在形成接触窗口时不保留接触窗口与漏区之间的栅极绝缘层211，则会使得在刻蚀半浮栅材料层221时没有刻蚀停止层，因半浮栅材料层221(例如多晶硅材质)与衬底(例如硅材质)之间刻蚀选择比低，进而造成严重的衬底损伤，进而影响半浮栅晶体管性能。本实施例中，在刻蚀半浮栅材料层221时，位于第一漏区Ⅱ和第一接触窗口200a之间以及第二漏区Ⅲ和第二接触窗口200b之间的栅极绝缘层211可以作为刻蚀阻挡层，避免刻蚀过程损伤衬底200表面。优选的，可以采用“终点探测(End PT)+过刻蚀(Over Etch)”的干法刻蚀模式刻蚀浮栅材料层221，以确保范围内的半浮栅材料被去除干净。
如图6所示，执行氧化工艺，使所述浮栅材料层221在所述第一漏区Ⅱ一侧超出所述第一接触窗口200a的部分被氧化，以及所述浮栅材料层221在所述第二漏区Ⅲ一侧超出所述第二接触窗口200b的部分被氧化，形成侧墙氧化层253。执行氧化工艺可采用快速热氧化(RTO)方法或原位水蒸气氧化方法。快速热氧化(RTO)的反应温度范围例如为850℃～1100℃，通入氧气和氢气以进行浮栅材料层221的侧壁热氧化反应。快速热氧化(RTO)方式成长侧墙氧化层253，可缩减侧墙氧化层253的生长时间，且降低所需的热预算。原位水蒸气氧化方法包括以N2O和H2为反应气体的N2O原位水蒸气氧化方法，或以O2和H 2为反应气体的H2原位水蒸气氧化方法。
如图6和图7所示，去除隔离层、侧墙氧化层253和以及位于氧化后的所述浮栅材料层221覆盖范围以外的所述栅极绝缘层211。示例的，可采用磷酸去除浮栅材料层221上表面的隔离层251(例如氮化硅)。所述栅极绝缘层211的材质例如为二氧化硅，采用稀氢氟酸去除侧墙氧化层253和以及位于氧化后的所述浮栅材料层221覆盖范围以外的所述栅极绝缘层211，以减少或完全去除半浮栅底部靠漏极一侧的栅极绝缘层211。
如图8所示，形成栅间介质层230，在衬底200上形成栅间介质层230，其中，所述栅间介质层230覆盖剩余的浮栅材料层221的上表面和侧表面，还覆盖第一接触窗口200a与第一漏区Ⅱ之间的衬底200上表面，且还覆盖第二接触窗口200b与第二漏区Ⅲ之间的衬底200上表面。栅间介质层230的材料可采用氧化硅、氮化硅、氮氧化硅等介质材料，所述栅间介质层230可采用单层结构或者两层以上的多层结构(例如ONO结构)。示例的，栅间介质层230包括叠加的氧化硅层231和氮化硅层232(即ON结构)。所述栅间介质层230覆盖在衬底200的上表面和浮栅材料层221的外表面，从而，第一接触窗口200a与第一漏区Ⅱ之间以及第二接触窗口200b与第二漏区Ⅲ之间的衬底200被栅间介质层230覆盖。进而，浮栅材料层221通过第一接触窗口200a与衬底200接触的部分和通过第二接触窗口200b与衬底200接触的部分均被栅极绝缘层211和栅间介质层230包围，也即第一接触窗口200a和第二接触窗口200b均由栅极绝缘层211和栅间介质层230限定，其中第一接触窗口200a靠近第一漏区Ⅱ的边界由栅间介质层230定义，第二接触窗口200b靠近第二漏区Ⅲ的边界由栅间介质层230定义。
如图9所示，形成控制栅材料层241，控制栅材料层241覆盖栅间介质层230。控制栅材料层241覆盖在栅间介质层230上，用于形成第一半浮栅晶体管和第二半浮栅晶体管的控制栅。可采用CVD等方法沉积一定厚度的多晶硅，并进行平坦化使多晶硅达到需要厚度，得到控制栅材料层241。控制栅材料层241可以是第一掺杂类型的多晶硅，本实施例中，控制栅材料层241例如为n型掺杂。
如图10和图11所示，图案化刻蚀控制栅材料层241、栅间介质层230以及浮栅材料层221，形成独立分开的半浮栅晶体管。
具体的，刻蚀所述共用源区Ⅰ上的控制栅材料层241、栅间介质层230以及浮栅材料层221，以及刻蚀所述第一漏区Ⅱ和所述第二漏区Ⅲ上的控制栅材料层241和部分厚度的栅间介质层230；剩余的所述控制栅材料层241、栅间介质层230以及浮栅材料层221在所述第一漏区Ⅱ和所述共用源区Ⅰ之间的部分构成第一栅极叠层300，在所述第二漏区Ⅲ和所述共用源区Ⅰ之间的部分构成第二栅极叠层400。
第一栅极叠层300位于第一漏区Ⅱ和共用源区Ⅰ之间，用于形成第一半浮栅晶体管。第一栅极叠层300包括刻蚀浮栅材料层221得到的第一半浮栅220、刻蚀控制栅材料层241得到的第一控制栅240以及刻蚀栅间介质层230得到的第一栅间介质层。第二栅极叠层400位于第二漏区Ⅲ和共用源区Ⅰ之间，用于形成第二半浮栅晶体管，第二栅极叠层400包括刻蚀浮栅材料层221得到的第二半浮栅、刻蚀控制栅材料层241得到的第二控制栅以及刻蚀栅间介质层230得到的第二栅间介质层。可以采用光刻以及各向异性的干法刻蚀工艺形成上述第一栅极叠层300和第二栅极叠层400。在该干法刻蚀工艺中，为了避免对第一漏区Ⅱ、第二漏区Ⅲ的衬底200的损伤，通过调整刻蚀条件，可以使得该区域的栅间介质层230不完全去除，即，在刻蚀完成后，第一漏区Ⅱ和第二漏区Ⅲ的衬底200上可剩余有一定厚度的栅间介质层230(如本实施例第一漏区Ⅱ和第二漏区Ⅲ的栅间介质层230中的氧化硅层231未被完全去除)。共用源区Ⅰ的栅极绝缘层211被露出。
如图11所示，形成半浮栅侧墙SP；具体的，在所述第一栅极叠层300和所述第二栅极叠层400的侧壁形成侧墙SP，并进行离子注入及退火，以对应于所述共用源区Ⅰ在衬底200中形成一共用源极201，对应于所述第一漏区Ⅱ在衬底200中形成第一漏极203，对应于所述第二漏区Ⅲ在衬底200中形成第二漏极204。
具体的，可先保形地沉积介质材料，然后进行各向异性干法刻蚀，去除覆盖在第一控制栅和第二控制栅上表面以及半导体上表面的所述介质材料，保留覆盖在第一栅极叠层300和第二栅极叠层400侧面的介质材料作为侧墙。覆盖在第一栅极叠层300的漏区一侧的侧墙覆盖第一控制栅和第一栅间介质层的侧面，覆盖在第一栅极叠层300的共用源区一侧的侧墙覆盖在第一控制栅、第一栅间介质层以及第一半浮栅的侧面，也即，第一半浮栅晶体管中，第一半浮栅的朝向源区的侧表面被侧墙覆盖以在朝向源区的一侧与外部隔离，第二半浮栅晶体管中的第二半浮栅同理。本实施例中，在进行离子注入及退火以形成所述共用源极、第一漏极和第二漏极时，所述离子注入例如是n型注入。
经过上述步骤，在衬底200上形成了第一半浮栅晶体管和第二半浮栅晶体管。
参照图11，所述存储器件包括半浮栅晶体管20，所述半浮栅晶体管20包括衬底200，衬底200的顶部形成有第一掺杂类型的共用源极201和第一漏极203，衬底200在共用源极201和第一漏极203之间的表面设置有半浮栅的第一接触窗口200a。半浮栅晶体管20还包括在共用源极201和第一漏极203之间的衬底200上形成的半浮栅220、栅间介质层230和控制栅240。半浮栅220具有与所述第一掺杂类型相反的第二掺杂类型。半浮栅220通过第一接触窗口200a与衬底200接触。栅间介质层230覆盖半浮栅220的上表面和浮栅220靠近第一漏极203一侧的侧表面，栅间介质层230还沿半浮栅220朝向第一漏极203的侧表面向衬底200延伸，以在衬底200表面限定出第一接触窗口200a的第一漏极203一侧边界，从而，接触窗口201的漏区一侧边界由栅间介质层230定义。控制栅240位于栅间介质层230上。本实施例中，栅间介质层230连续覆盖所述半浮栅220的上表面、并沿半浮栅220朝向第一漏极203的侧表面延伸覆盖第一接触窗口200a的漏区一侧边界与所述第一漏极203之间的衬底200表面。
根据迁移电荷类型的不同，上述半浮栅晶体管可以为n型器件或p型器件。本实施例的所述半浮栅晶体管例如为n型器件，则上述的第一掺杂类型为n型，第二掺杂类型为p型。可以理解，将器件的掺杂导电类型进行n型和p型的互换可得到p型器件。n型的掺杂物例如为磷或砷，p型的掺杂物例如为硼或铟。
本发明实施例的半浮栅晶体管20中，半浮栅220作为电荷存储层。在第一接触窗口200a，半浮栅220和掺杂区205形成pn结。半浮栅220、掺杂区205、第一漏极203、栅间介质层230和控制栅240构成一个以控制栅240为栅极的TFET。可选的，对应于第一接触窗口200a的衬底200顶部形成有接触区207，接触区207的衬底通过第一接触窗口200a与半浮栅220接触。接触区207例如由半浮栅220的离子扩散形成，因而也具有第二掺杂类型。
本实施例中，半浮栅晶体管20通过覆盖在第一接触窗口200a的漏区一侧边界和第一漏极203之间的控制栅240来控制TFET的开关状态。以半浮栅晶体管20为n型半浮栅晶体管(n-SFGT)为例，共用源极201和第一漏极203均为n型掺杂，作为半浮栅220的多晶硅为p型掺杂，掺杂区205作为TFET的沟道。当控制栅240施加负偏压而第一漏极203施加正偏压时，TFET打开，发生带间隧穿，电子从半浮栅220隧穿至第一漏极203，而空穴从接触区207进入半浮栅220中存储，半浮栅220中的正电荷数量增加，半浮栅晶体管20的阈值电压下降，写入逻辑“1”。当控制栅240施加正偏压而第一漏极203施加负偏压时，TFET关闭，半浮栅220与掺杂区205构成的pn结为正偏状态，半浮栅220中的正电荷通过接触区207释放，半浮栅220中存储的正电荷数量减少，半浮栅晶体管20的阈值电压上升，写入逻辑“0”。
本实施例有沟槽的存储器件中，在接触窗口的靠近漏区一侧，衬底与半浮栅之间不再保留部分栅极绝缘层；半浮栅晶体管的TFET打开时，从漏区通过带间隧穿进入半浮栅的载流子不需要克服栅极绝缘层的势垒，有助于提高载流子的移动速度，降低功耗，而且这样可以避免载流子被栅极绝缘层/衬底界面的缺陷俘获，提高半浮栅晶体管的编程速度和可靠性。
图12示出了采用本实施例的制作方法制成的无沟槽的存储器件的剖面结构示意图。图12与图11不同的是，半浮栅220’仅形成于衬底220的上表面，不形成于沟槽中；相应的栅极绝缘层211’仅形成于衬底220的上表面，也不覆盖沟槽的表面。本实施例无沟槽的存储器件中，在接触窗口的靠近漏区一侧，衬底与半浮栅之间不再保留部分栅极绝缘层；半浮栅晶体管的TFET打开时，从漏区通过带间隧穿进入半浮栅的载流子不需要克服栅极绝缘层的势垒，有助于提高载流子的移动速度，降低功耗，而且这样可以避免载流子被栅极绝缘层/衬底界面的缺陷俘获，提高半浮栅晶体管的编程速度和可靠性。
以下结合图13至图18详细介绍本实施例另一种存储器件的制作方法的各步骤。本实施例以单个半浮栅晶体管的存储器件的制作为例具体说明。
一种存储器件的制作方法，包括：
提供衬底，其上表面一侧预设有源区和漏区；
在所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的接触窗口，接触窗口靠近所述漏区一侧；
在所述源区和所述漏区之间形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层；
刻蚀所述浮栅材料层，以去除所述浮栅材料层位于所述源区一侧的部分区域以及位于所述接触窗口与所述漏区之间的部分区域；
执行氧化工艺，至少使所述浮栅材料层位于所述漏区一侧超出所述接触窗口的部分被氧化，形成侧墙氧化层；
去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
具体的，如图13所示，提供衬底200，其上表面一侧预设有源区V和漏区IV。本实施例的存储器件有沟槽和无沟槽均是可以的，有沟槽的对应于U型沟道存储器件，无沟槽的对应于平面沟道存储器件。图13种示出了有沟槽的U型沟道存储器件。在所述衬底200上形成栅极绝缘层211，所述栅极绝缘层211中形成有暴露出所述衬底200的接触窗口200c，接触窗口200c靠近所述漏区IV一侧。
应当理解，若是在形成接触窗口时不保留接触窗口与漏区之间的栅极绝缘层，则会使得在刻蚀半浮栅材料层时没有刻蚀停止层，因半浮栅材料层(例如多晶硅材质)与衬底(例如硅材质)之间刻蚀选择比低，进而造成严重的衬底损伤，进而影响半浮栅晶体管性能。本实施例中，在刻蚀半浮栅材料层时，位于漏区和接触窗口之间的栅极绝缘层可以作为刻蚀阻挡层，避免刻蚀过程损伤衬底表面。优选的，可以采用“终点探测(End PT)+过刻蚀(Over Etch)”的干法刻蚀模式刻蚀浮栅材料层，以确保范围内的半浮栅材料被去除干净。
在所述源区V和所述漏区IV之间形成覆盖所述衬底200和所述栅极绝缘层211的浮栅材料层271。进一步的，还可形成覆盖浮栅材料层271的隔离层261，形成隔离层261的作用在于后续在浮栅材料层271的侧壁形成侧墙氧化层263(图15所示)时，隔离层261覆盖浮栅材料层271的上表面，从而防止浮栅材料层271的上表面被氧化。
如图14所示，刻蚀隔离层261和浮栅材料层271，以去除隔离层261和浮栅材料层271位于所述源区V一侧的部分区域以及位于所述接触窗口200c与所述漏区IV之间的部分区域。
如图15所示，执行氧化工艺，至少使所述浮栅材料层271位于所述漏区IV一侧超出所述接触窗口200c的部分被氧化，形成侧墙氧化层263；浮栅材料层271靠近源区V一侧的侧壁也会被氧化。
如图15和图16所示，去除隔离层261和所述侧墙氧化层263以及位于所述浮栅材料层271覆盖范围以外的所述栅极绝缘层211。剩余的浮栅材料层271作为半浮栅晶体管的半浮栅270。
如图17所示，形成栅间介质层260和控制栅材料层281。所述栅间介质层覆盖所述浮栅材料层的上表面和侧表面，还覆盖靠近所述源区一侧的衬底上表面，且还覆盖所述接触窗口与所述漏区之间的衬底上表面；控制栅材料层281覆盖栅间介质层260。控制栅材料层281覆盖在栅间介质层260上，用于半浮栅晶体管的控制栅。所述栅间介质层260可采用单层结构或者两层以上的多层结构(例如ONO结构)。示例的，栅间介质层260包括叠加的氧化硅层261和氮化硅层262(即ON结构)。
如图18所示，图案化刻蚀控制栅材料层281和栅间介质层260。刻蚀所述源区V和所述漏区IV的控制栅材料层281和部分厚度的栅间介质层260，剩余的控制栅材料层281作为半浮栅晶体管的控制栅280。在该干法刻蚀工艺中，为了避免对源区V和所述漏区IV的衬底200的损伤，通过调整刻蚀条件，可以使得该区域的栅间介质层260不完全去除，即，在刻蚀完成后，源区V和所述漏区IV的衬底200上可剩余有一定厚度的栅间介质层260。
形成半浮栅侧墙SP；具体的，半浮栅270、栅间介质层260和控制栅280构成栅极叠层，在该栅极叠层的侧壁形成侧墙SP，并进行离子注入及退火，以对应于所述源区V在衬底200中形成源极263，对应于所述漏区IV在衬底200中形成漏极264。
本实施例，执行氧化工艺，至少使所述浮栅材料层271位于所述漏区IV一侧超出所述接触窗口200c的部分被氧化，形成侧墙氧化层；去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。如此一来，在接触窗口200c的靠近漏区IV一侧，衬底与半浮栅之间不再保留部分栅极绝缘层211，半浮栅晶体管在工作时，降低了载流子进入半浮栅的势垒，降低了载流子被二氧化硅/硅界面缺陷捕获的风险，有助于提高载流子进入半浮栅的速度以及半浮栅晶体管的编程速度，提高了存储器件的可靠性。
综上所述，本发明提供的存储器件的制作方法，包括：提供衬底，其上表面一侧预设有共用源区、位于所述共用源区两侧的第一漏区和第二漏区；在所述衬底上形成栅极绝缘层和接触窗口；形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层；刻蚀所述浮栅材料层；执行氧化工艺，使所述浮栅材料层位于所述第一漏区一侧超出所述第一接触窗口的部分被氧化，以及所述浮栅材料层位于所述第二漏区一侧超出所述第二接触窗口的部分被氧化，形成侧墙氧化层；去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。如此一来，在接触窗口的靠近漏区一侧，衬底与半浮栅之间不再保留部分栅极绝缘层，亦即栅间介质层沿所述半浮栅朝向漏区的侧表面向所述衬底延伸，以在所述衬底表面限定出所述接触窗口的漏区一侧边界；所述半浮栅晶体管在工作时，相较于如图1所示的现有技术，降低了载流子(如空穴)进入半浮栅的势垒，降低了载流子被二氧化硅/硅界面缺陷捕获的风险，从而有助于提高载流子进入半浮栅的速度以及半浮栅晶体管的编程速度，进而有助于提高包括所述半浮栅晶体管的存储器件(如存储芯片)的可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (13)
1.一种存储器件的制作方法，其特征在于，包括：
提供衬底，其上表面一侧预设有共用源区、位于所述共用源区两侧的第一漏区和第二漏区；
在所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的第一接触窗口和第二接触窗口，所述第一接触窗口位于所述共用源区和所述第一漏区之间，所述第二接触窗口位于所述共用源区和所述第二漏区之间；
在所述第一漏区和所述第二漏区之间形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层；
刻蚀所述浮栅材料层，以去除所述浮栅材料层位于所述第一接触窗口与所述第一漏区之间的部分区域以及位于所述第二接触窗口与所述第二漏区之间的部分区域；
执行氧化工艺，使所述浮栅材料层位于所述第一漏区一侧超出所述第一接触窗口的部分被氧化，以及所述浮栅材料层位于所述第二漏区一侧超出所述第二接触窗口的部分被氧化，形成侧墙氧化层；
去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
2.如权利要求1所述的存储器件的制作方法，其特征在于，形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层之后，还包括：
形成隔离层，所述隔离层覆盖所述浮栅材料层；
刻蚀所述隔离层，所述隔离层的刻蚀区域与所述浮栅材料层的刻蚀区域相同。
3.如权利要求1所述的存储器件的制作方法，其特征在于，执行氧化工艺采用快速热氧化方法或原位水蒸气氧化方法。
4.如权利要求2所述的存储器件的制作方法，其特征在于，采用磷酸去除所述隔离层，采用氢氟酸去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
5.如权利要求1所述的存储器件的制作方法，其特征在于，提供所述衬底包括：
在所述衬底中掺杂第二掺杂类型的离子形成阱区；在所述阱区中掺杂第一掺杂类型的离子形成掺杂区，所述掺杂区从所述阱区内部延伸至所述衬底的上表面，所述共用源区和所述第一漏区和所述第二漏区均形成于所述掺杂区的顶部。
6.如权利要求5所述的存储器件的制作方法，其特征在于，在形成所述栅极绝缘层之前，还包括在所述共用源区和所述第一漏区之间之间的衬底中形成第一沟槽，并在所述共用源区和所述第二漏区之间的衬底中形成第二沟槽；所述第一接触窗口位于所述第一漏区和所述第一沟槽之间，所述第二接触窗口位于所述第二漏区和所述第二沟槽之间。
7.如权利要求6所述的存储器件的制作方法，其特征在于，在形成所述栅极绝缘层和所述浮栅材料层之后，所述栅极绝缘层还覆盖所述第一沟槽和所述第二沟槽的内表面，所述浮栅材料层覆盖所述栅极绝缘层并填充所述第一沟槽和所述第二沟槽。
8.如权利要求6所述的存储器件的制作方法，其特征在于，所述第一沟槽的深度和所述第二沟槽的深度均大于所述掺杂区的深度。
9.如权利要求1至8任意一项所述的存储器件的制作方法，其特征在于，去除所述侧墙氧化层以及位于氧化后的所述浮栅材料层覆盖范围以外的所述栅极绝缘层之后，还包括：
形成栅间介质层，所述栅间介质层覆盖所述浮栅材料层的上表面和侧表面，还覆盖所述第一接触窗口与所述第一漏区之间的衬底上表面，且还覆盖所述第二接触窗口与所述第二漏区之间的衬底上表面；
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层。
10.如权利要求9所述的存储器件的制作方法，其特征在于，形成所述控制栅材料层之后，还包括：
图案化刻蚀所述控制栅材料层、栅间介质层以及浮栅材料层；剩余的所述控制栅材料层、栅间介质层以及浮栅材料层在所述第一漏区和所述共用源区之间的部分构成第一栅极叠层，在所述第二漏区和所述共用源区之间的部分构成第二栅极叠层；以及，
在所述第一栅极叠层和所述第二栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述共用源区在所述衬底中形成共用源极，对应于所述第一漏区在所述衬底中形成第一漏极，对应于所述第二漏区在所述衬底中形成第二漏极。
11.一种存储器件的制作方法，其特征在于，包括：
提供衬底，其上表面一侧预设有源区和漏区；
在所述衬底上形成栅极绝缘层，所述栅极绝缘层中形成有暴露出所述衬底的接触窗口，所述接触窗口靠近所述漏区一侧；
在所述源区和所述漏区之间形成覆盖所述衬底和所述栅极绝缘层的浮栅材料层；
刻蚀所述浮栅材料层，以去除所述浮栅材料层位于所述源区一侧的部分区域以及位于所述接触窗口与所述漏区之间的部分区域；
执行氧化工艺，至少使所述浮栅材料层位于所述漏区一侧超出所述接触窗口的部分被氧化，形成侧墙氧化层；
去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层。
12.如权利要求11所述的存储器件的制作方法，其特征在于，
去除所述侧墙氧化层以及位于所述浮栅材料层覆盖范围以外的所述栅极绝缘层之后，还包括：
形成栅间介质层，所述栅间介质层覆盖所述浮栅材料层的上表面和侧表面，还覆盖靠近所述源区一侧的衬底上表面，且还覆盖所述接触窗口与所述漏区之间的衬底上表面；
形成控制栅材料层，所述控制栅材料层覆盖所述栅间介质层。
13.如权利要求12所述的存储器件的制作方法，其特征在于，形成所述控制栅材料层之后，还包括：
图案化刻蚀所述控制栅材料层和所述栅间介质层；剩余的所述控制栅材料层、栅间介质层以及浮栅材料层构成栅极叠层；以及，
在所述栅极叠层的侧壁形成侧墙，并进行离子注入，对应于所述源区在所述衬底中形成源极，对应于所述漏区在所述衬底中形成漏极。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928466A (zh) * | 2013-01-14 | 2014-07-16 | 上海华虹宏力半导体制造有限公司 | Flash闪存器件 |
| CN104882447A (zh) * | 2015-05-27 | 2015-09-02 | 上海集成电路研发中心有限公司 | 一种漏区嵌入反型层的半浮栅器件及制造方法 |
| WO2015131527A1 (zh) * | 2014-03-04 | 2015-09-11 | 华为技术有限公司 | 一种半浮栅器件及其制备方法 |
| CN110783339A (zh) * | 2019-11-08 | 2020-02-11 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制作方法 |
| CN111490046A (zh) * | 2020-04-27 | 2020-08-04 | 复旦大学 | 一种高擦写速度半浮栅存储器及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030025315A (ko) * | 2001-09-20 | 2003-03-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
| CN104425388B (zh) * | 2013-09-06 | 2017-04-05 | 苏州东微半导体有限公司 | 一种半浮栅器件的制造方法及器件 |
| US9305650B2 (en) * | 2014-02-14 | 2016-04-05 | International Business Machines Corporation | Junction field-effect floating gate memory switch with thin tunnel insulator |
-
2021
- 2021-09-23 CN CN202111115386.7A patent/CN113823566B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103928466A (zh) * | 2013-01-14 | 2014-07-16 | 上海华虹宏力半导体制造有限公司 | Flash闪存器件 |
| WO2015131527A1 (zh) * | 2014-03-04 | 2015-09-11 | 华为技术有限公司 | 一种半浮栅器件及其制备方法 |
| CN104882447A (zh) * | 2015-05-27 | 2015-09-02 | 上海集成电路研发中心有限公司 | 一种漏区嵌入反型层的半浮栅器件及制造方法 |
| CN110783339A (zh) * | 2019-11-08 | 2020-02-11 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制作方法 |
| CN111490046A (zh) * | 2020-04-27 | 2020-08-04 | 复旦大学 | 一种高擦写速度半浮栅存储器及其制备方法 |
Also Published As
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