KR20010003086A - 플로팅 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 장치의 플로팅 게이트 형성 방법에 관한 것으로, 반도체 기판 상에 제 1 절연막, 제 1 도전막, 제 2 절연막 및 제 3 절연막을 차례로 증착한다. 사진 공정을 통해 상기 제 3, 제 2 절연막을 식각한다. 습식 식각을 통해 상기 제 2 절연막의 측벽을 과식각한다. 상기 기판 전면에 제 2 도전막을 증착한다. 상기 제 3 절연막 에지 하부의 상기 제 2 절연막 측벽에만 상기 제 2 도전막이 남도록 상기 제 2 및 제 1 도전막을 식각한다. 상기 제 3 절연막을 마스크로 사용하여 상기 제 1 절연막과 상기 기판을 식각하여 트렌치를 형성한다. 상기 트렌치를 포함하여 상기 기판 전면에 제 4 절연막을 증착한다. 상기 제 2 절연막의 상부 표면이 노출되도록 상기 제 4, 제 3 절연막을 평탄화 식각한다. 상기 제 2 절연막을 제거한다. 상기 제 1 도전막의 일부가 노출되도록 상기 제 4 절연막을 부분 식각한다. 상기 기판 전면에 제 3 도전막을 증착한다. 상기 제 3 도전막을 식각하여 상기 제 2 도전막 및 제 1 도전막 측벽에 스페이서를 형성한다. 상기 기판 전면에 유전막을 증착한다. 상기 기판 전면에 제 4 도전막을 증착한다. 이로써, 상기 스페이서로 플로팅 게이트의 오정렬 문제를 해결하고 플로팅 게이트를 U자 모양으로 형성하여 유효 표면적을 증가시키므로 커플링 비율을 증가시킬 수 있다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로 플래쉬 메모리의 플로팅 게이트 형성 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 전원 공급이 차단되면 메모리 내에 저장된 정보가 소거되기 때문에 휘발성 메모리 장치(volatile memory device)라 한다. 이에 반해, 플래쉬 메모리(flash memory)는 전원 공급이 차단되더라도 메모리 내에 저장된 정보가 그대로 유지되기 때문에 비위발성 메모리 장치(non-volatile meemory device)라 한다.
DRAM의 게이트 전극층이 하나의 게이트로 구성되는 것에 반해 플래쉬 메모리의 게이트 전극층은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)로 구성된다. 플로팅 게이트와 콘트롤 게이트 사이에는 유전막이 있어서 커패시터와 같은 역할을 한다.
콘트롤 게이트에 고전압이 인가되면 채널(channel) 영역에 있던 전자들이 에너지를 얻어 플로팅 게이트로 주입되어 플래쉬 메모리에 정보가 저장(program)된다. 플로팅 게이트에 인가되는 전압에 대한 콘트롤 게이트에 인가되는 전압의 비를 커플링 비율(coupling ratio)이라고 한다. 커플링 비율이 높을수록 정보의 저장 효율이 증가된다. 반대로, 소오스(source) 영역에 고전압이 인가되면 F-N 터널링(Fowler-Nordheim tunneling)에 의해 플로팅 게이트에 있던 전자들이 소오스 영역이나 기판으로 빠져나가 플래쉬 메모리의 정보가 소거(erase)된다. 소거 효율을 높이기 위해서는 게이트 전극 하부의 터널 산화막(tunnel oxide)의 두께를 얇게 형성하면 된다. 그러나, 터널 산화막을 너무 얇게 형성하면 플로팅 게이트에 인가되는 전압이 낮아져 커플링 비율이 감소되는 현상이 나타난다.
또한, 반도체 소자가 고집적화되어 감에 따라 디자인 룰(design rule)이 0.2㎛ 이하로 감소되고 있다. 이에 따라, 플래쉬 메모리의 게이트 전극층이 차지 하는 평면적도 점점 감소하여 커플링 비율을 적정치 이상으로 유지하기가 어려워지고 있다.
도 1a 및 도 1d는 종래의 플래쉬 메모리 장치의 플로팅 게이트 형성 방법의 공정들을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 반도체 기판(110) 상에 터널 산화막(112), 제 1 폴리 실리콘막(114), 실리콘 질화막(Si3N4)(116) 및 제 1 절연막(118)이 차례로 형성된다. 상기 터널 산화막(112)은 열산화 공정에 의해 형성되는 열산화막이다. 상기 제 1 폴리 실리콘막(114)은 도전 특성을 향상시키기 위해 불순물을 주입한 도핑 폴리 실리콘(doped poly-silicon)이 사용될 수 있다. 상기 제 1 절연막(118)은 CVD(Chemical Vapor Deposition) 방법에 의해 형성된 산화막이다.
상기 제 1 절연막(118) 상에 포토레지스트막(도면에 미도시)이 증착되고 패터닝된다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 절연막(118), 실리콘 질화막(116), 제 1 폴리 실리콘막(114) 및 터널 산화막(112)이 식각된다.
상기 제 1 절연막(118)을 마스크로 사용하여 상기 기판(110)이 식각되어 트렌치(trench)가 형성된다. 상기 트렌치를 포함하여 상기 기판(110) 전면에 제 2 절연막(120)이 증착된다. 상기 제 2 절연막(120)은 상기 제 1 절연막(118)과 동일한 물질이다.
도 1b를 보면, 상기 실리콘 질화막(116)의 상부 표면이 노출되도록 상기 제 2 및 제 1 절연막(120, 118)이 평탄화 식각된다. 상기 평탄화 식각은 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 또는 에치백(etch back) 중 하나를 선택하여 수행된다.
도 1c를 참조하면, 습식 식각 공정을 통해 상기 실리콘 질화막(116)이 제거된다. 상기 습식 식각은 인산(H3PO4) 용액을 사용하여 수행된다. 이로써, 트렌치 격리막(120)이 형성되어 상기 기판(110)에 활성영역과 비활성 영역이 정의된다.
도 1d를 보는 바와 같이, 상기 기판(110) 전면에 제 2 폴리 실리콘(122)이 증착된다. 상기 제 2 폴리 실리콘(122) 대신에 도전 특성이 향상되도록 불순물이 주입된 도핑 폴리 실리콘이 사용될 수 있다. 사진 공정을 통해 상기 트렌치 격리막(120) 에지(edge) 상부를 제외한 비활성 영역상에 있는 상기 폴리 실리콘이 제거된다. 이로써, 플로팅 게이트가 형성된다.
상기 플로팅 게이트가 활성영역보다 너무 크게 형성되면 인접한 플로팅 게이트 사이(b)의 절연 특성이 떨어지고 너무 작게 하면 후속 공정시 활성 영역에 손상이 생길 수 있다. 따라서, 상기 트렌치 격리막 에지 상부에 맞춰 식각해야 하는데 오정렬 마진(margin)(a)이 작아 어려움이 있다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 자기 정렬 스페이서를 형성하여 오정렬 마진을 크게 하고 플로팅 게이트의 유효 면적을 증가시켜 커플링 비율을 증가시키는 플로팅 게이트 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 1d는 종래의 플래쉬 메모리 장치의 플로팅 게이트 형성 공정을 순차적으로 보여주는 흐름도 및;
도 2a 내지 2g는 본 발명이 바람직한 실시예에 따른 플래쉬 메모리 장치의 플로팅 게이트 형성 공정을 순차적으로 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명
110, 210 : 반도체 기판 112, 212 : 터널 산화막
114, 214 : 제 1 폴리 실리콘막 116, 216 : 실리콘 질화막
118, 218 : 제 1 절연막 122, 220 : 제 2 폴리 실리콘막
222 : 트렌치 120, 224 : 제 2 절연막
226 : 오프닝 228 : 제 3 폴리 실리콘막
230 : 유전막 232 : 제 4 폴리 실리콘막
반도체 기판 상에 제 1 절연막, 제 1 도전막, 제 2 절연막 및 제 3 절연막을 차례로 증착한다. 사진 공정을 통해 상기 제 3, 제 2 절연막을 식각한다. 상기 제 2 절연막의 측벽을 과식각한다. 상기 기판 전면에 제 2 도전막을 증착한다. 상기 제 3 절연막 에지 하부의 상기 제 2 절연막 측벽에만 상기 제 2 도전막이 남도록 상기 제 2 및 제 1 도전막을 식각한다. 상기 제 3 절연막을 마스크로 사용하여 상기 제 1 절연막과 상기 기판을 식각하여 트렌치를 형성한다. 상기 트렌치를 포함하여 상기 기판 전면에 제 4 절연막을 증착한다. 상기 제 2 절연막의 상부 표면이 노출되도록 상기 제 4, 제 3 절연막을 평탄화 식각한다. 상기 제 2 절연막을 제거한다. 상기 제 1 도전막의 일부가 노출되도록 상기 제 4 절연막을 부분 식각한다. 상기 기판 전면에 제 3 도전막을 증착한다. 상기 제 3 도전막을 식각하여 상기 제 2 도전막 및 제 1 도전막 측벽에 스페이서를 형성한다. 상기 기판 전면에 유전막을 증착한다. 상기 기판 전면에 제 4 도전막을 증착한다.
(실시예)
이하 도 2a 내지 2g를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 플로팅 게이트 형성 방법은, 트렌치 격리 구조에 의해 활성영역과 비활성 영역이 정의된다. 활성 영역의 반도체 기판 상에 플로팅 게이트가 형성된다. 상기 플로팅 게이트를 U자 형태로 형성하여 유효 표면적(effective surface)을 극대화 시켜 플로팅 게이트의 커플링 비율을 증가 시킨다. 또한 플로팅 게이트 측벽에 도전막 스페이서를 형성하므로 활성 영역과 비활성 영역 경계에서의 상기 플로팅 게이트의 오정렬 마진을 크게 한다. 상기 플로팅 게이트 상에 유전막을 증착한 후 도전막을 증착하여 콘트롤 게이트를 형성한다.
도 2a 내지 2g는 본 발명의 실시예에 따른 플로팅 게이트 형성 방법을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 반도체 기판(210) 상에 터널 산화막(212), 제 1 폴리 실리콘막(214), 실리콘 질화막(Si3N4)(216) 및 제 1 절연막(218)이 차례로 형성된다. 상기 터널 산화막(212)은 열산화 공정을 통해 형성되는 열산화막이며, 플래쉬 메모리 동작 과정 중에 상기 산화막에서 F-N 터널링(Fowler-Nordheim tunneling) 현상이 일어나기 때문에 붙여진 이름이다. 상기 제 1 폴리 실리콘(214) 대신에 도전 특성을 향상시키기 위해 불순물이 주입된 도핑 폴리 실리콘막(doped poly-silicon)이 사용될 수 있다. 상기 제 1 절연막(218)은 CVD(Chemical Vapor Deposition) 방법에 의해 형성된 산화막이다.
상기 제 1 절연막(218) 상에 포토레지스트막(도면에 미도시)이 증착되고 패터닝된다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 1 절연막(218) 및 상기 실리콘 질화막(216)이 건식 이방성 식각된다.
도 2b를 보면, 습식 식각 공정이 수행되어 상기 제 1 절연막(218) 에지(edge) 하부의 상기 실리콘 질화막(216) 측벽이 과식각된다. 상기 습식 식각은 제 1 폴리 실리콘(214)과의 식각 선택비가 높은 인산(H3PO4) 용액이 사용된다. 상기 기판(210) 전면에 제 2 폴리 실리콘막(220)이 증착된다. 상기 제 2 폴리 실리콘막(220) 대신에 도핑된 폴리 실리콘이 사용될 수 있다.
도 2c를 참조하면, 이방성 건식 식각 공정이 수행되어 상기 제 2, 제 1 폴리 실리콘막(220, 214)이 식각된다. 이 때, 상기 실리콘 질화막(216) 측벽과 상기 제 1 절연막(218) 에지(edge) 하부에 있는 상기 제 2 폴리 실리콘막(220)은 식각이 되지 않고 남게 된다. 상기 제 1 절연막(218)을 마스크로 사용하여 상기 터널 산화막(212)과 상기 기판(210)이 식각되어 트렌치(222)가 형성된다.
도 2d를 참조하면, 상기 트렌치(222)를 포함하여 상기 기판(210) 전면에 제 2 절연막(224)이 증착된다. 상기 제 2 절연막(224)은 CVD, 리플로우(reflow) 방법을 사용하여 실리콘 산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass) 및 USG(Undoped Silicate Glass) 중 하나로 형성된다. 상기 실리콘 질화막(216)의 상부 표면이 노출되도록 상기 제 2, 제 1 절연막(224, 218)이 평탄화 식각된다. 상기 평탄화 식각은 CMP(Chemical Mechanical Polishing) 또는 에치백(etch back) 중 하나를 사용하여 수행된다. 다음, 상기 실리콘 질화막(216)이 제거되어 U자 모양의 오프닝(226)이 형성된다.
도 2e를 보는 바와 같이, 상기 제 1 폴리 실리콘막(214)이 노출되도록 상기 제 2 절연막(224)의 일부분이 식각된다. 이 때, 상기 터널 산화막(212)이 노출되지 않도록 해야한다. 상기 터널 산화막(212)이 노출될 정도로 상기 제 2 절연막(224)이 식각되면 상기 기판(210)과 후속 도전막과 단락(short)이 될 수 있다. 상기 식각 공정은 불산(HF)을 사용한 식각 또는 건식 식각을 통해 수행된다. 상기 기판 전면에 제 3 폴리 실리콘막(228)이 증착된다.
도 2f를 참조하면, 에치백(etch back) 공정이 수행되어 상기 제 1, 제 2 폴리실리콘막(214, 220a) 측벽에 스페이서가 형성된다. 이 때, 상기 오프닝(226) 내부의 상기 제 1 폴리 실리콘막(214)이 과식각되어 리세스(recess)된다.
도 2g를 참조하면, 상기 기판(210) 전면에 유전막(230)이 증착된다. 상기 유전막(230)은 예를 들면, ONO(Oxide-Nitride-Oxide) 또는 실리콘 질화막으로 형성된다. 상기 유전막(230) 상에 제 4 폴리 실리콘막(232)이 증착된다. 상기 제 4 폴리 실리콘막(232) 대신에 도핑된 폴리 실리콘이 사용될 수 있다. 이로써, 플래쉬 메모리 게이트 전극층이 형성된다. 후속으로, 상기 게이트 전극층이 셀 단위로 패터닝된 후 이온 주입 공정을 거쳐 플래쉬 메모리가 형성된다.
본 발명은 플로팅 게이트 측벽에 자기 정렬 스페이서를 형성하여 소자 격리막과의 오정렬을 없애는 효과가 있다.
또한, 플로팅 게이트를 U자 모양으로 형성하여 유효 표면적을 증가시키므로 커플링 비율(coupling ratio)을 증가시킬 수 있는 효과가 있다.
Claims (3)
- 반도체 기판(210) 상에 제 1 절연막(212), 제 1 도전막(214), 제 2 절연막(216) 및 제 3 절연막(218)을 차례로 증착하는 단계;사진 공정을 통해 상기 제 3, 제 2 절연막(218, 216)을 식각하는 단계;상기 제 2 절연막(216)의 측벽을 과식각하는 단계;상기 기판(210) 전면에 제 2 도전막(220)을 증착하는 단계;상기 제 3 절연막(218) 에지 하부의 상기 제 2 절연막(216) 측벽에만 상기 제 2 도전막(220)이 남도록 상기 제 2 및 제 1 도전막(220, 214)을 식각하는 단계;상기 제 3 절연막(218)을 마스크로 사용하여 상기 제 1 절연막(212)과 상기 기판(210)을 식각하여 트렌치(222)를 형성하는 단계;상기 트렌치(222)를 포함하여 상기 기판(210) 전면에 제 4 절연막(224)을 증착하는 단계;상기 제 2 절연막(216)의 상부 표면이 노출되도록 상기 제 4, 제 3 절연막(224, 218)을 평탄화 식각하는 단계;상기 제 2 절연막(216)을 제거하는 단계;상기 제 1 도전막(214)의 일부가 노출되도록 상기 제 4 절연막(224)을 식각하는 단계;상기 기판(210) 전면에 제 3 도전막(228)을 증착하는 단계;상기 제 3 도전막(228)을 식각하여 상기 제 2 도전막(220a) 및 제 1 도전막(214) 측벽에 스페이서(228a)를 형성하는 단계;상기 기판(210) 전면에 유전막(230)을 증착하는 단계 및;상기 유전막(230) 상에 제 4 도전막(232)을 증착하는 단계를 포함하는 플로팅 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막(216)의 과식각은 등방성 습식 식각을 통해 수행되는 플로팅 게이트 전극 형성 방법.
- 제 2 항에 있어서,상기 습식 식각은 인산(H3PO4) 용액을 사용하는 플로팅 게이트 전극 형성 방법.
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| KR1019990023242A KR20010003086A (ko) | 1999-06-21 | 1999-06-21 | 플로팅 게이트 형성 방법 |
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ID=19593832
Family Applications (1)
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| KR1019990023242A KR20010003086A (ko) | 1999-06-21 | 1999-06-21 | 플로팅 게이트 형성 방법 |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100375231B1 (ko) * | 2001-02-19 | 2003-03-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조방법 |
| KR20030056666A (ko) * | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 적층형 게이트 플래시 메모리 셀 제조 방법 |
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-
1999
- 1999-06-21 KR KR1019990023242A patent/KR20010003086A/ko not_active Application Discontinuation
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