KR20050059927A - 플래시 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 플래시 소자의 게이트 전극 형성후, 소정의 식각공정을 통해 소자 분리막의 유효 필드 산화막 높이를 줄임으로써, 소자 분리막을 보호하기 위한 배리어막의 단차를 줄일 수 있으며, 배리어막의 단차를 줄임으로써, 소스라인 콘택 및 드레인 콘택 형성시 배리어막의 단차에 의한 콘택이 개방되지 않는 현상을 방지할 수 있고, 셀 영역만을 개방하는 마스크를 이용하여 충분한 식각을 실시하여 소자 분리막의 유효 필드 산화막의 높이를 충분히 줄일 수 있는 플래시 소자의 제조 방법을 제공한다.
Description
본 발명은 플래시 소자의 제조 방법에 관한 것으로, 특히 플래시 소자의 유효 필드 산화막 높이를 조절하는 방법에 관한 것이다.
일반적으로, 플래시 소자는 소자 분리막을 형성한 후 일련의 이온주입공정을 진행한 다음, 게이트 산화막과 게이트 전극을 형성하는 DRAM과는 달리, 웨이퍼 상에 이온주입 공정을 실시한 다음, 게이트 산화막과 제 1 폴리 실리콘막을 형성한 다음, 이를 패터닝 하여 소자 분리막을 형성한다. 이때, 유효 필드 산화막(Effective FOX Hight; EFH)을 항상 제 1 폴리 실리콘막보다 높게 유지해야 하므로 디램에 비해 높은 EFH를 유지하게 된다.
도 1a 내지 도 1d는 종래의 문제점을 설명하기 위한 SEM 사진들이다.
도 1a 내지 도 1d를 참조하면, 듀얼 게이트를 사용하는 낸드 플래시 소자의 경우 주변회로영역의 고전압 소자용 게이트 절연막(약 350Å)을 기준으로 EFH를 유지하여야 하므로 터널 산화막(약 80Å)이 형성된 영역은 EFH 그 단차인 약 270Å 정도가 더 높게 유지된다. 상술한 이유로 인해 셀 지역의 EFH는 디램에 비해 570 내지 770Å 정도 높게 유지된다(도 1a 및 도 1b 참조).
층간 절연막을 증착 하기전, 콘택의 오정렬에 의한 소자 분리막의 손상을 방지하기 위해 필드 산화막 배리어 질화막을 형성하게 된다. 이러한, 배리어 질화막은 EFH가 높아진 단차부에서 더 두껍게 증착되는 효과가 발생한다(도 1c 참조). 이로인해, 이후공정을 통해 소스라인 콘택과 드레인 콘택을 형성할 경우, 콘택 하부의 배리어 질화막이 잘 제거되지 않는 콘택 낫 오픈(Contact Not-Open)현상이 발생하게 된다(도 1d 참조). 물론 이를 해결하기 위해 콘택 식각시 식각타겟(Etch Target)을 높게 가져가야 하는데 이는 콘택 하부의 실리콘 기판의 손상이 증가되는 문제와, 감광막 패턴의 마진 부족에 따른 상부 손상의 문제가 추가로 발생하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 유효 필드 산화막의 높이를 조절을 통해 필드 산화막 보호를 위한 베리어막의 단차를 제거할 수 있는 플래시 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 도전막 및 하드 마스크막을 순차적으로 형성하는 단계와, 상기 하드 마스크막, 상기 제 1 도전막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 필드 산화막으로 매립, 평탄화 하는 단계와, 상기 하드 마스크막을 제거하여 상기 반도체 기판보다 소정 높이 높게 돌출된 형상의 소자 분리막을 형성하는 단계와, 전체 구조상에 제 2 도전막을 증착하고, 패터닝 하여 플로팅 게이트 전극을 형성하는 단계와, 전체 구조상에 유전체막, 제 3 도전막 및 금속막을 증착한 다음, 상기 금속막, 상기 제 3 도전막, 상기 유전체막 및 상기 플로팅 게이트 전극을 식각하여 플래시 소자용 게이트 전극을 형성하는 단계와, 이온주입 공정을 실시하여 소스/드레인을 형성하는 단계와, 소정의 식각공정을 실시하여 상기 돌출된 소자 분리막의 일부를 식각하는 단계 및 전체 구조상에 상기 소자 분리막을 보호하기 위한 배리어막을 형성하는 단계를 포함하는 플래시 소자의 제조 방법을 제공한다.
바람직하게, 상기 배리어막을 형성하는 단계후, 전체 구조상에 제 1 층간 절연막을 형성한 후, 상기 제 1 층간 절연막 및 상기 배리어막을 패터닝 하여 소스라인 콘택을 형성하는 단계와, 상기 소스라인 콘택을 금속막으로 매립 평탄화 하여 소스라인 플러그를 형성하는 단계와, 전체 구조상에 제 2 층간 절연막을 형성한 다음, 상기 제 2 층간 절연막, 상기 제 1 층간 절연막 및 상기 배리어막을 패터닝 하여 드레인 콘택을 형성하는 단계 및 상기 드레인 콘택을 금속막으로 매립 평탄화 하여 드레인 콘택 플러그를 형성하는 단계를 포함할 수 있다.
바람직하게, 상기 식각공정은 딥 타입(Dip Type) 또는 단일 웨이퍼 타입(Single Wafer Type)의 스핀 에쳐(Spin Etcher)를 이용하고, 50 : 1 내지 300 : 1 비율의 HF 및/또는 BOE 수용액을 사용하여 200 내지 800Å 두께의 상기 소자 분리막을 제거할 수 있다.
바람직하게, 소정의 식각공정을 실시하여 상기 돌출된 소자 분리막의 일부를 식각하는 단계는, 셀 영역을 개방하는 감광막 패턴을 형성하는 단계 및 에쳔트 장치와 황산/과수 장치를 연속으로 배치하여 한 장비에서 상기 소자 분리막과 상기 감광막 패턴을 제거하되, 400 내지 700Å 두께의 상기 소자 분리막을 제거하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명에 따른 플래시 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(10)에 웰과 문턱 전압 조절을 위한 이온주입을 실시하여 웰과 문턱전압 조절 이온층(미도시)을 형성한다. 웰은 트리플웰, N웰 및 P웰을 형성하는 것이 바람직하다. 상기 웰과 문턱 전압 조절 이온층이 형성된 반도체 기판(10) 상에 터널 산화막(20), 제 1 도전막(30) 및 하드 마스크막(40)을 형성한다.
터널 산화막(20) 증착전에 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다.
터널 산화막(20)을 건식 또는 습식 산화방식으로 750 내지 850℃의 온도에서 70 내지 100Å두께로 형성하는 것이 바람직하다.
제 1 도전막(30)은 후속 공정을 통해 플로팅 게이트의 일부로 사용될 폴리 실리콘막을 사용하는 것이 바람직하다. 제 1 도전막(30)은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 300 내지 500Å 두께로 도핑되거나 도핑되지 않은 폴리 실리콘막을 형성하는 것이 바람직하다.
하드 마스크막(40)은 질화막 계열의 물질막을 사용하여 후속 트렌치 식각시 하부의 구조물을 보호하도록 하는 것이 바람직하다. 하드 마스크막(40)으로, LP-CVD 방법으로 900 내지 1200Å 두께의 질화막을 형성하는 것이 바람직하다. 하드 마스크막(40)으로 SiON막을 사용할 수도 있다.
도 2d 및 도 2c를 참조하면, 소자 분리용 트렌치 형성을 위한 감광막 패턴(미도시)을 형성한 다음 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 하드 마스크막(40), 도전막(30), 터널 산화막(20) 및 반도체 기판(10)을 순차적으로 식각하여 소자 분리용 트렌치(미도시)를 형성한다.
소정의 스트립 공정을 통해 감광막 패턴을 제거한 다음, 트렌치 측벽의 식각 데미지(Damage)를 보상하기 위한 측벽 산화 공정을 실시한다. 전체 구조상에 필드 산화막을 증착한 다음, 하드마스크막(40)을 정지막으로 하는 평탄화 공정을 실시하고, 하드 마스크막(40)을 제거하여 소자 분리막(50)을 형성한다.
필드 산화막은 트렌치가 형성된 전체 구조 상부에 후속 평탄화 공정의 마진을 고려하여 4000 내지 6000Å 두께의 HDP 산화막을 증착하되, 트렌치 내부에 빈공간이 형성되지 않도록 매립하는 것이 바람직하다. 평탄화 공정은 하드 마스크막(40)을 정지막으로 하는 화학 기계적 연마(Chemical Mechanical Polishing)를 실시하는 것이 바람직하다. 스트립 공정은 인산(H3PO4) 수용액을 이용하여 잔류하는 하드 마스크막(40)을 제거하는 것이 바람직하다.
상술한 평탄화공정을 통해 형성된 소자 분리막(50)은 반도체 기판(10) 표면을 기준으로 소정 높이만큼 도출된다(도 1b의 EFH1 참조). 이러한 소자 분리막(50)의 돌출된 높이를 유효 필드 산화막 높이(Effective Fox Heigh; EFH)라고 지칭한다.
도 2d를 참조하면, 전체 구조상에 제 2 도전막(60)을 형성한 다음, 제 2 도전막(60)을 패터닝하여 제 1 및 제 2 도전막(30 및 60)으로 구성된 플로팅 게이트 전극을 형성한다. 전체 구조상에 유전체막(70) 및 컨트롤 게이트전극용 제 3 도전막(80), 금속막(90), 게이트 패터닝막(100)을 형성한다. 패터닝 공정을 실시하여 게이트 패터닝막(100), 금속막(90), 제 3 도전막(80) 및 유전체막(70)을 식각하여 컨트롤 게이트 전극을 형성하고, 계속적으로 플로팅 게이트 전극을 고립시켜, 플로팅 게이트 전극 및 컨트롤 게이트 전극으로 구성된 플래시 소자의 게이트 전극을 형성한다.
제 2 도전막(60)은 제 1 도전막(30)과 동일한 폴리 실리콘막을 형성하는 것이 바람직하다.
플로팅 게이트 전극은 제 2 도전막(60)을 형성한 다음 질화막(미도시)을 순차적으로 증착한다. 질화막상에 플로팅 게이트 전극 형성을 위한 감광막 패턴(미도시)을 형성한 다음, 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 질화막 및 제 2 도전막(60)을 식각한다. 또한, 질화막 형성후, 하부 반사 방지막(미도시)을 도포할 수도 있다. 소정의 식각공정을 통해 질화막을 제거한다.
전체 구조 상부에 ONO 구조의 유전체막(70)을 형성한다. 제 3 도전막(80)으로 제 1 및 제 2 도전막(30 및 60)과 동일한 폴리 실리콘막을 사용하는 것이 바람직하다. 또한, 금속막(90)으로 텅스텐 실리사이드막 또는 텅스텐막을 사용하는 것이 바람직하다. 게이트 패터닝막(100)으로는 질화막 계열의 물질막을 사용하는 것이 바람직하다.
상기에서, 게이트 패터닝막(100) 상에 감광막 패턴을 형성한 다음, 게이트 패터닝막(100)을 패터닝 한다. 패터닝된 게이트 패터닝막을 식각마스크로 하는 게이트 식각공정을 실시하여 금속막(90), 제 3 도전막(80) 및 유전체막(70)을 패터닝 하여 컨트롤 게이트 전극을 형성하는 것이 바람직하다. 계속적인 식각을 실시하여 제 2 도전막(60)을 식각하여 플로팅 게이트 전극을 고립하여 플래시 소자의 게이트 전극을 형성한다.
이후 소정의 이온주입 공정을 실시하여 소스/드레인(미도시)을 형성할 수도 있다. 또한, 게이트 식각에 의한 손상을 보상하기 위한 게이트 측벽 산화공정을 실시할 수도 있다.
도 3은 본 발명에 따른 배리어막 형성 후의 SEM 사진이다.
도 4는 본 발명에 따른 소스라인 콘택 형성 후의 SEM 사진이다.
도 2e, 도 3 및 도 4를 참조하면, 소정의 식각공정을 통해 돌출된 소자 분리막(50)의 일부를 식각한다. 그후 콘택 형성공정시 소자 분리막(50)의 보호를 위한 배리어막(110)을 형성한다. 돌출된 소자 분리막(50)의 식각을 통해 활성영역과 소자 분리 영역간의 단차를 줄일 수 있고, 이를 통해 단차가 없는 배리어막(110)을 형성할 수 있다.
앞서 설명한 바와 같이 소자 분리막(50)의 EFH는 주변회로 영역의 고전압 소자용 게이트 산화막의 높이를 고려하여 약 200 내지 800Å 정도가 된다. 셀 지역의 EFH가 약 270Å 정도 높게 나타나므로, 테크(Tech)에 따라 콘택이 개방되지 않는 형상에 영향을 주지 않는 두께 만큼 소자 분리막(50)을 제거하는 것이 바람직하다. 식각 공정의 타겟을 약 200 내지 800Å 으로 하여 돌출된 소자 분리막(50) 영역을 제거하는 것이 바람직하다. 또한, 습식 식각공정은 제 2 도전막(60)의 일부 영역이 소자 분리막(50) 상부에 일부 걸쳐져 있는 형상으로 형성되기 때문에 플래시 소자용 게이트 전극 형성후에 돌출된 소자 분리막(50)을 제거하는 것이 효과적이다.
또한, 주변회로의 소자와 함께 형성하게 될 경우, 듀얼 구조의 게이트 산화막을 형성하게 된다. 듀얼 구조의 게이트 산화막은 그 두께 차로 인해, 본 발명을 적용할 경우, 셀 지역을 개방하는 마스크를 사용한 다음, 습식 식각공정을 실시하는 것이 바람직하다.
만일 셀 지역을 개방하는 마스크를 사용하여 셀 영역만을 습식식각할 경우는 약 400 내지 700Å 두께의 소자 분리막(50)을 제거함을 식각 타겟으로 하여 정교한 식각을 실시하는 것이 바람직하다. 또한, 셀 지역을 개방하는 마스크를 사용하지 않을 경우는 고전압 소자용 게이트 산화막을 고려하여 200 내지 400Å 두께의 소자 분리막(50)을 제거함을 식각 타겟으로 하여 습식식각을 실시하는 것이 바람직하다.
식각공정은 산화막 에천트(Oxide Etchant)인 HF 및/또는 BOE 수용액을 사용하는 것이 바람직하다. 식각공정은 딥 타입(Dip Type) 또는 단일 웨이퍼 타입(Single Wafer Type)의 스핀 에쳐(Spin Etcher)를 사용하는 것이 효과적이다. 딥 타입의 스테이션(Station)에서는 웨이퍼 상부(Wafer Top)가 화학약품(Chemical)에 먼저 잠기게 되어 상대적으로 하부(Bottom)보다 식각시간(Etch Time)길어지는 효과가 있으므로, 산화막 식각율이 높은 경우에는 웨이퍼 내 EFH를 균일(Uniformity)하게 제어(Control)하는 것이 불리하고, 너무 낮으면 진행시간이 길어지므로, 이를 고려하여 화학약품과 물과의 희석비율을 50 : 1 내지 300 : 1 로 하는 것이 바람직하다.
만일, 셀 영역을 개방하는 마스크를 감광막 패턴을 이용하여 형성하였을 경우는 에쳔트 장치(Etchant Bath)와 황산/과수 장치(Bath)를 연속으로 배치하여 한 장비에서 습식식각을 실시하고, 감광막 스트립 공정을 연속적으로 실시하는 것이 바람직하다.
배리어막(110)으로 질화막 계열의 물질막을 전체 구조상에 형성하여 소자 분리막(50)을 보호하는 것이 바람직하다.
전체 구조상에 하부 구조를 보호하고, 층간의 전기적 절연을 위한 제 1 층간 절연막(미도시)을 형성한 다음, 소정의 패터닝 공정을 실시하여 제 1 층간 절연막 및 배리어막(110)을 제거하여 소스라인을 형성하기 위한 콘택(미도시)을 형성한다. 이때, 소자 분리막(50)에 의한 배리어막(110)의 단차가 없게 되어 콘택 영역이 개방되지 않는 현상을 방지할 수 있다. 상기 콘택을 도전성막으로 매립 평탄화 하여 소스라인 플러그(미도시)를 형성한 다음, 전체 구조상에 제 2 층간 절연막(미도시)을 형성한다. 제 2 층간 절연막, 제 1 층간 절연막 및 배리어막(110)을 패터닝 하여 콘택 플러그(미도시)를 형성한다. 이때 하부의 배리어막은 단차가 없이 형성됨으로 콘택 영역이 개방되지 않는 현상을 방지할 수 있다. 상기의 소스라인 콘택, 드레인 콘택 형성을 위한 식각시 충분한 식각마진을 확보할 수 있어, 하부 반도체 기판이 손상되는 현상을 방지할 수 있다.
상술한 바와 같이, 본 발명은 플래시 소자의 게이트 전극 형성후, 소정의 식각공정을 통해 소자 분리막의 유효 필드 산화막 높이를 줄임으로써, 소자 분리막을 보호하기 위한 배리어막의 단차를 줄일 수 있다.
또한, 배리어막의 단차를 줄임으로써, 소스라인 콘택 및 드레인 콘택 형성시 배리어막의 단차에 의한 콘택이 개방되지 않는 현상을 방지할 수 있다.
또한, 셀 영역만을 개방하는 마스크를 이용하여 충분한 식각을 실시하여 소자 분리막의 유효 필드 산화막의 높이를 충분히 줄일 수 있다.
도 1a 내지 도 1d는 종래의 문제점을 설명하기 위한 SEM 사진들이다.
도 2a 내지 도 2e는 본 발명에 따른 플래시 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명에 따른 배리어막 형성 후의 SEM 사진이다.
도 4는 본 발명에 따른 소스라인 콘택 형성 후의 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 터널 산화막
30, 60, 80 : 도전막 40 : 하드 마스크막
50 : 소자 분리막 70 : 유전체막
90 : 금속막 100 : 게이트 패터닝막
110 : 배리어막
Claims (4)
- 반도체 기판 상에 터널 산화막, 제 1 도전막 및 하드 마스크막을 순차적으로 형성하는 단계;상기 하드 마스크막, 상기 제 1 도전막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 필드 산화막으로 매립, 평탄화 하는 단계;상기 하드 마스크막을 제거하여 상기 반도체 기판보다 소정 높이 높게 돌출된 형상의 소자 분리막을 형성하는 단계;전체 구조상에 제 2 도전막을 증착하고, 패터닝 하여 플로팅 게이트 전극을 형성하는 단계;전체 구조상에 유전체막, 제 3 도전막 및 금속막을 증착한 다음, 상기 금속막, 상기 제 3 도전막, 상기 유전체막 및 상기 플로팅 게이트 전극을 식각하여 플래시 소자용 게이트 전극을 형성하는 단계;이온주입 공정을 실시하여 소스/드레인을 형성하는 단계;소정의 식각공정을 실시하여 상기 돌출된 소자 분리막의 일부를 식각하는 단계; 및전체 구조상에 상기 소자 분리막을 보호하기 위한 배리어막을 형성하는 단계를 포함하는 플래시 소자의 제조 방법.
- 제 1 항에 있어서, 상기 배리어막을 형성하는 단계후,전체 구조상에 제 1 층간 절연막을 형성한 후, 상기 제 1 층간 절연막 및 상기 배리어막을 패터닝 하여 소스라인 콘택을 형성하는 단계;상기 소스라인 콘택을 금속막으로 매립 평탄화 하여 소스라인 플러그를 형성하는 단계;전체 구조상에 제 2 층간 절연막을 형성한 다음, 상기 제 2 층간 절연막, 상기 제 1 층간 절연막 및 상기 배리어막을 패터닝 하여 드레인 콘택을 형성하는 단계; 및상기 드레인 콘택을 금속막으로 매립 평탄화 하여 드레인 콘택 플러그를 형성하는 단계를 포함하는 플래시 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각공정은 딥 타입(Dip Type) 또는 단일 웨이퍼 타입(Single Wafer Type)의 스핀 에쳐(Spin Etcher)를 이용하고, 50 : 1 내지 300 : 1 비율의 HF 및/또는 BOE 수용액을 사용하여 200 내지 800Å 두께의 상기 소자 분리막을 제거하는 플래시 소자의 제조 방법.
- 제 1 항에 있어서, 소정의 식각공정을 실시하여 상기 돌출된 소자 분리막의 일부를 식각하는 단계는,셀 영역을 개방하는 감광막 패턴을 형성하는 단계; 및에쳔트 장치와 황산/과수 장치를 연속으로 배치하여 한 장비에서 상기 소자 분리막과 상기 감광막 패턴을 제거하되, 400 내지 700Å 두께의 상기 소자 분리막을 제거하는 단계를 포함하는 플래시 소자의 제조 방법.
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