KR100482749B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 금속 배선 형성 공정의 과도 식각으로 인해 플러그용 콘택 홀 내의 금속물질의 수직 방향 손실과, 금속물질 등방향 손실(Plug Key Hole) 현상을 방지 할 수 있고, 층간 절연막 상의 콘택 플러그용 금속막을 완전히 제거하지 않음으로 인해 후속 금속배선 형성시 금속 배선층을 통해 하부 단위 소자에 가해지는 플라즈마에 의한 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 플래시 메모리 소자의 금속 배선 형성 방법에 관한 것이다.
일반적인, 플래시 소자의 금속 배선(Metal Line) 형성 공정은 하부 반도체 기판에 형성된 접합부 상에 콘택 플러그(Contact Plug) 금속층을 형성한 다음 플러그 금속층 상에 금속 배선을 형성하고, 이로써 하부의 접합부와 상부의 금속 배선간의 전기적 연결을 한다.
도 1a 및 도 1b는 종래의 공정을 통해 형성된 플래시 메모리 소자의 단면도이다. 미설명된 도면 부호 12는 터널 산화막, 14는 플로팅 게이트, 16은 유전체막, 18은 컨트롤 게이트, 20은 하드 마스크막 및 22는 측벽 스페이서를 지칭한다.
도 1a 및 도 1b를 참조하면, 접합부가 형성된 반도체 기판(10) 상에 층간 절연막(32)을 증착한 다음 층간 절연막(32)을 패터닝 하여 접합부를 노출하는 콘택 플러그용 홀(Hole)을 형성한다. 콘택 플러그용 홀이 형성된 반도체 기판(10) 상에 텅스텐(W)막을 증착하여 플러그용 콘택 홀을 매립한다. 물론 콘택 플러그용 금속으로 알루미늄을 이용하여 콘택 플러그를 매립할 수 있지만, 알루미늄의 갭 필링(Gap Filling) 불량으로 인해 플러그 내에 빈공간(Void)이 형성되고 콘택 플러그의 면저항이 증가하는 문제점이 발생한다.
전면 식각을 실시하여 층간 절연막(32) 상의 텅스텐막(36)을 제거하여 텅스텐막(36)으로 구성된 콘택 플러그를 형성한다. 전면 식각을 실시하여 층간 절연막(32) 상의 텅스텐막(36)을 제거할 경우, 소자의 밀집도가 증가하고 이로 인해 콘택 플러그용 홀의 사이즈가 감소하게 되어 콘택 플러그 상부의 텅스텐막(36)이 전면 식각을 통해 수직방향으로 손실되는 문제가 발생하고(도 1a의 A영역), 콘택 플러그 내부의 등방향 손실(후속 전면식각공정에서 손실됨; Key Hole)이 발생한다(도 1b의 B영역). 또한, 전면 식각공정 중 플라즈마에 의한 손상이 발생하여 소자의 전기적 특성을 악화시킨다.
텅스텐 콘택 플러그가 형성된 반도체 기판(10) 상에 알루미늄(Al)막(38)을 증착한 다음 알루미늄막(38)을 패터닝 하여 금속 배선을 형성한다. 알루미늄막(38)의 갭 필링(Gap Filling)불량에 의해 등방향 손실 영역은 알루미늄으로매립되지 않는 문제(도 1b의 C영역)가 발생하여 소자의 전기적 특성을 악화시킨다.
따라서 본 발명은 상기의 문제점을 해결하기 위하여 콘택 플러그용 홀을 텅스텐을 이용하여 매립하고, 상부의 텅스텐막을 완전히 제거하지 않은 상태에서 금속 배선용 금속을 증착한 다음 금속 배선용 금속과 텅스텐막을 패터닝 하여 금속 배선을 형성함으로서 콘택 플러그 내에 텅스텐막이 손실되는 현상을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 접합부를 포함하는 반도체 소자를 구성하는 여러 요소가 포함된 반도체 기판을 제공하는 단계와, 전체 구조 상부에 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 패터닝 하여 상기 접합부를 노출시키는 콘택홀을 형성하는 단계와, 상기 층간 절연막 상에 제 1 금속막을 형성하는 단계와, 상기 제 1 금속막이 상기 층간 절연막 상에 일정두께로 잔류 되도록 하는 단계와, 상기 제 1 금속막 상에 제 2 금속막을 형성하는 단계 및 상기 제 2 금속막과 상기 제 1 금속막을 패터닝 하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(110) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰을 형성한다.
상기 스크린 산화막을 제거한 다음 터널 산화막(112), 제 1 폴리 실리콘막 및 패드 질화막(미도시)을 증착한다. 상기 패드 질화막, 제 1 폴리 실리콘막, 터널 산화막(112) 및 반도체 기판(110)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 미도시)를 형성하여 활성 영역과 필드 영역을 정의한다.
제 1 폴리 실리콘막은 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식을 이용하여 250 내지 500Å의 두께의 산화 저항성이 낮은 도핑되지 않은 비정질 실리콘막을 증착하여 형성한다.
STI 구조의 상기 트렌치 측벽의 식각 손상(Damage)을 보상하기 위한 건식산화 또는 습식산화공정을 실시하여 상기 트렌치의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다. 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막(미도시)을 증착하여 상기 트렌치 내부를 매립한다. 상기 패드 질화막을 정지층으로 하는 평탄화 공정을 실시하여 상기 패드 질화막 상의 상기 HDP 산화막(미도시) 및 상기 라이너 산화막을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막을 형성한다.
인산(H3PO4)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 상기 패드 질화막을 식각한다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 제 2 폴리 실리콘막(미도시)을 증착한 다음, 패터닝 공정을 실시하여 터널 산화막(112), 제 1 및 제 2 폴리 실리콘막으로 구성된 플로팅 게이트(114)를 형성한다.
제 2 폴리 실리콘막은 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 CVD, LP-CVD, PE-CVD 또는 AP-CVD 방식으로 SiH4 또는 Si2H6 와 PH 3 가스를 이용하여 1000 내지 3000Å의 두께로 P 농도가 5.0E19 내지 1.5E20atoms/cc 정도 도핑된 비정질 실리콘막을 증착하여 형성한다.
전체 구조 상부에 그 단차를 따라 유전체막(116)을 형성하되, ONO(제 1 산화막-질화막-제 2 산화막; SiO2-Si3N4-SiO2)구조의 유전체막(116)을 형성한다. 컨트롤 게이트를 형성하기 위한 물질막인 제 3 폴리 실리콘막과 텅스텐 실리사이드막(WSix)을 순차적으로 증착한다. 텅스텐 실리사이드막상에 하드 마스크막(120)을 형성한 다음 패터닝 공정을 실시하여 하드마스크 패턴을 형성한다. 하드 마스크 패턴을 식각마스크로 하는 자기 정렬 식각을 실시하여 텅스텐 실리사이드막, 제 3 폴리 실리콘막 및 유전체막(116)을 제거하여 제 3 폴리 실리콘막과 텅스텐 실리사이드로 구성된 컨트롤 게이트(120)를 형성한다.
이에 한정되지 않고 다양한 형태의 반도체 소자의 제조 방법을 통해 게이트 전극(트랜지스터용)을 형성할 수 있다. 예를 들어 소자 분리막(미도시)이 형성된 반도체 기판(110) 상에 터널 산화막(112) 및 플로팅 게이트용 제 1 및 제 2 폴리실리콘을 순차적으로 증착하고 패터닝 공정을 실시하여 제 2 폴리 실리콘, 제 1 폴리 실리콘 및 터널 산화막(112)을 식각하여 플로팅 게이트(114)를 형성한다. 전체 구조 상부에 ONO 구조의 유전체막(116), 제 3 폴리 실리콘, 금속막(텅스텐 실리사이드막) 및 하드 마스크막(120)을 순차적으로 형성한다. 패터닝 공정을 실시하여 하드 마스크막(120), 금속막, 제 3 폴리 실리콘막 및 유전체막(116)을 식각하여 컨트롤 게이트(118)를 포함하는 플래시 메모리 셀의 게이트 전극(130)을 형성한다.
LDD 또는 DDD 이온주입을 실시하여 정션영역인 접합부(미도시)를 형성한다. 이때 게이트 전극 측벽에 측벽 산화를 실시하거나 측벽 스페이서(122)를 형성할 수도 있다.
도 2b를 참조하면, 트랜지스터와 같은 반도체 소자를 포함하는 여러 요소(플래시 메모리 소자용 게이트 전극, 접합부)가 형성된 반도체 기판(110)상에 층간 절연막(132)을 증착한다. 층간 절연막(132) 상에 감광막을 도포한 다음 콘택 플러그용 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 층간 절연막을 제거하여 플러그용 콘택 홀(134)을 형성한다.
도 2c를 참조하면, 전체 구조상에 플러그용 콘택 홀(134) 내부를 충분히 매립할 두께의 제 1 금속막(136)을 증착한다. 전면식각(Etch Back)을 실시하여 층간 절연막(132) 상의 제 1 금속막(136)의 일부를 식각하여 층간 절연막(132) 상부에 제 1 금속막(136)을 잔류 시키고, 플러그용 콘택 홀(134)은 매립된 상태로 콘택 플러그를 형성한다.
이때 제 1 금속막(136)을 식각하지 않고 증착 공정을 통해 층간 절연막(132) 상에 잔류하고자 하는 목표 두께로 제 1 금속막(136)을 형성할 수 도 있고, 전면식각공정이 아닌 화학 기계적 연마를 실시하여 층간 절연막(132) 상에 제 1 금속막(136)을 잔류시킨다. 또한, 제 1 금속막(136) 형성전에 제 1 금속막(136)과 하부 구조물간의 접착능력을 향상시키기 위한 접착막(미도시)을 전체 구조의 단차를 따라 형성할 수 있다. 또한 제 1 금속막(136) 형성전에 상기 제 1 금속막(136)의 확산을 방지하기 위한 확산 방지막(미도시)을 전체 구조의 단차를 따라 형성할 수 있다. 따라서 접착막 및 제 1 금속막이 적층된 구조, 확산 방지막 및 제 1 금속막이 적층된 구조 또는 접착막, 확산 방지막 및 제 1 금속막이 순차적으로 적층된 구조로 형성할 수 있다.
구체적으로, 제 1 금속막(136)은 1 내지 10000Å 두께의 텅스텐막을 증착하여 형성한다. 전면 식각을 통해 식각되지 않고 층간 절연막(132) 상에 잔류되는 제 1 금속막(136)(즉, 배선용 금속막)은 1 내지 10000Å 두께로 잔류되도록 한다. 전면 식각공정은 SF6 가스를 이용하여 실시한다. 좀더 바람직하게는 제 1 금속막은 3500 내지 5000Å 두께로 형성하고, 잔류되는 제 1 금속막은 500 내지 2000Å 두께로 형성한다.
도 2d 내지 도 2f를 참조하면, 층간 절연막(132) 상에 잔류하는 제 1 금속막(136) 상부에 금속 배선용 제 2 금속막(138)을 형성한다. 제 2 금속막(138)과 제 1 금속막(136)을 패터닝 하여 콘택 플러그 상부에 금속배선을 형성한다.
이때 제 2 금속막(138) 형성전에 제 2 금속막(138)과 제 1 금속막(136)간의 접착능력을 향상시키기 위한 접착막(미도시)을 제 1 금속막(136) 상부에 형성할 수 있다. 따라서 제 1 금속막, 접착막 및 제 2 금속막이 순차적으로 적층된 구조로 형성할 수 있다.
구체적으로, 제 1 금속막(136) 상에 1 내지 10000Å 두께의 알루미늄막을 증착하여 제 2 금속막(138)을 형성한다. 바람직하게는 3500 내지 8000Å 두께로 형성한다. 제 2 금속막(138) 상에 감광막을 도포한 다음 금속배선용 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(140)을 형성한다. 감광막 패턴(140)을 식각마스크로 하는 식각공정을 실시하여 제 2 금속막(138)과 제 1 금속막(136)을 식각하여 금속 배선을 형성한다. 이에 한정되지 않고, 다양한 형태의 식각 마스크를 형성할 수 있다. 예를 들어 상기 감광막을 도포하기 전에 제 2 금속막(138) 상에 하드 마스크막을 형성하여 하드 마스크막과 감광막 패턴으로 형성된 식각마스크를 형성할 수 있고, 이로인해 식각공정의 정밀도를 향상시키고(감광막 패턴으로 하드 마스크막을 패터닝하여 자기정렬식각이 가능), 식각공정시 마스크 패턴이 변화되는 문제를 방지할 수 있다.
제 2 금속막(138)을 식각하기 위한 공정은 Cl2 및 BCl3 가스를 주식각 가스로 하는 주식각을 실시하여 식각마스크에 의해 노출된 제 2 금속막(138)을 제거한다. 그런 다음, 동일한 식각가스를 사용하여 과도 식각을 주식각 공정 시간에 대하여 1 내지 300% 범위에서 하부 제 1 금속막(136)의 손실 없이 잔류하는 제 2 금속막(138)을 선택적으로 제거한다. 제 1 금속막(136)을 식각하기 위해 SF6 가스를 주 식각 가스로 하는 주식각을 실시하여 노출된 제 1 금속막(136)을 제거한다. 동일한 식각가스를 사용하여 과도 식각을 주식각 공정 시간에 대하여 1 내지 300% 범위에서 하부 층간 절연막(132)의 손실을 최소화 하며 잔류하는 제 1 금속막(136)을 제거한다. 이에 한정되지 않고 다양한 형태의 식각공정을 실시하여 제 1 및 제 2 금속막(136 및 138)을 제거한다. 동일한 식각가스를 사용하여 제 1 및 제 2 금속막(138 및 136)을 동시에 식각할 수도 있다. 상술한 본 발명의 공정을 통해 콘택 플러그내의 금속막의 수직방향 손실이나 콘택 플러그 내부 등방성 손실이 형성되지 않아 콘택 플러그의 저항을 줄일 수 있고, 전체적인 소자의 전기적 특성을 향상할 수 있다.
상술한 바와 같이, 본 발명은 과도 식각으로 인해 콘택 플러그용 홀 내의 금속물질의 수직방향 손실과 콘택 플러그 내부 등방성 손실을 방지 할 수 있다.
또한, 층간 절연막 상의 콘택 플러그용 금속막을 완전히 제거하지 않음으로 인해 금속배선 형성시 금속배선을 통해 하부 단위 소자에 가해지는 플라즈마에 의한 전기적 손상을 방지할 수 있다.
도 1a 및 도 1b는 종래의 공정을 통해 형성된 플래시 메모리 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 터널 산화막
14, 114 : 플로팅 게이트 16, 116 : 유전체막
18, 118 : 컨트롤 게이트 20, 120 : 하드 마스크막
22, 122 : 측벽 스페이서 32, 132 : 층간 절연막
134 : 콘택 홀 140 : 감광막 패턴
36, 38, 136, 138 : 금속막

Claims (8)

  1. (a) 접합부를 포함하는 반도체 소자를 구성하는 여러 요소가 포함된 반도체 기판을 제공하는 단계;
    (b) 전체 구조 상부에 층간 절연막을 증착하는 단계;
    (c) 상기 층간 절연막을 패터닝 하여 상기 접합부를 노출시키는 콘택홀을 형성한 후, 상기 전체 구조상에 그 단차를 따라 제1 접착막 및 확산방지막을 순차적으로 형성하는 단계;
    (d) 상기 층간 절연막 상에 텅스텐막을 형성한 후, 상기 전체 구조상에 그 단차를 따라 제2 접착막을 형성하는 단계;
    (e) 상기 텅스텐막이 상기 층간 절연막 상에 일정두께로 잔류 되도록 하는 단계;
    (f) 상기 텅스텐막 상에 금속막을 형성하는 단계; 및
    (g) 상기 금속막과 상기 텅스텐막을 패터닝 하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 (e) 단계는,
    전체 구조 상부에 상기 텅스텐막을 증착한 다음 상기 층간 절연막 상에 상기 텅스텐막이 500 내지 2000Å 잔류되도록 전면식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 (e) 단계는,
    전체 구조 상부에 상기 텅스텐막을 증착한 다음 상기 층간 절연막 상에 상기 텅스텐막이 500 내지 2000Å 잔류되도록 화학 기계적 연마을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 금속막은 3500 내지 8000Å 두께의 알루미늄막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
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