KR100471575B1 - 플래시 메모리 소자의 제조방법 - Google Patents

플래시 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100471575B1
KR100471575B1 KR10-2002-0084331A KR20020084331A KR100471575B1 KR 100471575 B1 KR100471575 B1 KR 100471575B1 KR 20020084331 A KR20020084331 A KR 20020084331A KR 100471575 B1 KR100471575 B1 KR 100471575B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
oxide
polysilicon film
layer
Prior art date
Application number
KR10-2002-0084331A
Other languages
English (en)
Other versions
KR20040057570A (ko
Inventor
동차덕
손호민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0084331A priority Critical patent/KR100471575B1/ko
Priority to TW092119144A priority patent/TWI239098B/zh
Priority to US10/618,978 priority patent/US7037785B2/en
Priority to JP2003384772A priority patent/JP2004214621A/ja
Publication of KR20040057570A publication Critical patent/KR20040057570A/ko
Application granted granted Critical
Publication of KR100471575B1 publication Critical patent/KR100471575B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 본 발명은, 반도체 기판 상에 터널 산화막, 제1 폴리실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 상기 하드 마스크막, 상기 제1 폴리실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계와, 산화막을 증착하여 상기 트렌치를 매립하고, 상기 하드 마스크막이 노출될 때까지 상기 산화막을 화학 기계적 연마하여 평탄화하는 단계와, 상기 하드 마스크막을 제거하는 단계와, 상기 제1 폴리실리콘막의 측벽 하부가 노출되지 않을 정도로 상기 산화막의 돌출부를 리세스하는 세정 공정을 실시하는 단계와, 상기 산화막의 돌출부가 리세스된 결과물 상에 제2 폴리실리콘막을 증착한 후, 상기 산화막의 돌출부가 노출될 때까지 상기 제2 폴리실리콘막을 평탄화하는 단계와, 상기 제2 폴리실리콘막 상에 유전체막을 형성하는 단계 및 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함한다.

Description

플래시 메모리 소자의 제조방법{Method of manufacturing flash memory device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자(flash memory device)를 구현함에 있어서 얕은 트렌치 소자분리(shallow trench isolation; 이하 'STI'라 함) 공정를 이용하고 있다. 종래에는 측벽 산화 공정(side wall oxidation)을 적용함에 따라 트렌치 상부 코너에 형성된 터널 산화막의 경우 증착 타겟(target)보다 얇은 두께로 형성되어 중앙부에 형성되는 터널 산화막에 비해 그 두께가 얇아지는 현상이 발생한다. 또한, 활성 영역의 임계치수(critical dimension; 이하 'CD'라 함)를 충분히 줄이기 위해서는 미세 선폭의 사진 식각 기술이 요구됨에 따라 고가의 장비가 필요하고, 이는 원가 상승의 원인이 된다. 또한, 플로팅 게이트의 표면적을 증가시키는 데도 한계가 있어 유전막인 ONO(oxide/nitride/oxide)막에 걸리는 커패시턴스(capacitance)값에 한계가 있고, 따라서 커플링 비(coupling ratio)의 증가도 기대하기 어렵다.
또한, 플래시 메모리 소자를 제조함에 있어서, 플로팅 게이트의 고립(isolation)을 위한 패터닝시에 마스크 CD가 변화되고 웨이퍼의 균일도가 불량하므로 규격이 균일한 플로팅 게이트 구현이 용이하지 않으며, 따라서 커플링 비가 변화되고 프로그램 또는 소거 동작시 페일(fail)이 발생하는 등의 문제가 유발된다. 더욱이 고집적화되는 설계 특성상 0.10㎛ 이하의 작은 스페이스(space) 구현시에 마스크 작업이 더욱 어려워지고 있다.
한편, 플로팅 게이트가 균일하게 형성되지 않을 경우 커플링 비의 차이가 심화되고, 이에 따라 셀의 프로그램 또는 소거시에 과도 소거(over erase) 등의 문제가 발생하여 소자 특성에 악영향을 미친다. 또한, 마스크 작업 수의 증가로 인한 수율 저하와 원가 상승의 원인이 된다.
또한, STI 또는 LOCOS 공정에서 발생하는 모우트(moat; 액티브 영역 부근의 필드 산화막이 움푹하게 들어간 형태를 일컫는다)로 인해 소자 페일 등이 발생하고 있는데, 모우트가 없는 셀을 확보하고 커플링 비를 높이는 것은 고집적 플래시 메모리 소자에서 해결해야 할 중요한 문제이다.
본 발명이 이루고자 하는 기술적 과제는 활성 영역의 임계치수를 충분히 줄일 수 있고, 플로팅 게이트의 표면적을 증가시킬 수 있으며, 균일하고 평탄한 플로팅 게이트 구현이 가능하고 모우트 발생을 억제할 수 있는 플래시 메모리 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, (a) 반도체 기판 상에 터널 산화막, 제1 폴리실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계와, (b) 패터닝 공정을 통해 상기 하드 마스크막, 상기 제1 폴리실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계와, (c) 산화막을 증착하여 상기 트렌치를 매립하고, 상기 하드 마스크막이 노출될 때까지 상기 산화막을 화학 기계적 연마하여 평탄화하는 단계와, (d) 상기 하드 마스크막을 제거하는 단계와, (e) 상기 제1 폴리실리콘막의 측벽 하부가 노출되지 않을 정도로 상기 산화막의 돌출부를 리세스하는 세정 공정을 실시하는 단계와, (f) 상기 산화막의 돌출부가 리세스된 결과물 상에 제2 폴리실리콘막을 증착한 후, 상기 산화막의 돌출부가 노출될 때까지 상기 제2 폴리실리콘막을 평탄화하는 단계와, (g) 상기 제2 폴리실리콘막 상에 유전체막을 형성하는 단계 및 (h) 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(100)을 준비한다. 이때, 상기 전처리 세정공정은 DHF(Diluted HF; H20가 소정 비율로 희석된 HF용액)와 SC-1(standard cleaning-1; NH4OH/H2O2/H2 O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시하거나, BOE(Buffer Oxide Etchant; HF/NH4F/H2O 용액이 소정 비율로 혼합된 용액)와 SC-1을 이용하여 실시하는 것이 바람직하다.
반도체 기판(100) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 반도체 기판(100) 상에 희생 산화막(102)을 형성한다. 희생 산화막(102)은 건식 또는 습식 산화 방식으로 형성하며, 750℃∼800℃의 온도범위에서 70Å∼100Å 정도의 두께로 형성하는 것이 바람직하다.
희생 산화막(102)을 버퍼층으로 이용하여 웰 형성과 문턱전압 조절을 위한 이온주입을 실시한다. 웰 형성을 위한 이온주입은 고에너지를 사용하여 실시하고, 문턱전압 조절을 위한 이온주입은 웰 형성을 위한 이온주입보다는 낮은 정도의 에너지를 사용하여 이온주입을 실시한다.
도 2를 참조하면, 희생 산화막(102)을 제거한다. 희생 산화막(102)은 DHF와 SC-1을 이용하여 제거할 수 있다.
희생 산화막(102)이 제거된 결과물 상에 터널 산화막(104)을 형성한다. 터널 산화막(104)은 습식 산화 방식을 이용하여 형성하는 것이 바람직하다. 예컨대, 750℃∼800℃ 정도의 온도에서 습식 산화를 진행하고 900℃∼910℃ 정도의 온도에서 질소(N2) 분위기에서 20∼30분간 어닐링을 진행하여 형성한다.
터널 산화막(104) 상에 플로팅 게이트로 사용될 제1 폴리실리콘막(106)을 증착한다. 제1 폴리실리콘막(106)은 SiH4 또는 Si2H6 가스를 이용하여 저압-화학기상증착(Low Pressure-Chemical Vapor Deposition; LP-CVD)법으로 형성한다. 제1 폴리실리콘막(106)은 불순물이 도핑되지 않은 비정질 실리콘막으로 형성하는 것이 바람직하다. 제1 폴리실리콘막(106)은 480 내지 550℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력에서 250 내지 500Å 정도의 두께로 형성하는 것이 바람직하다.
제1 폴리실리콘막(106) 상에 하드 마스크막(108)을 형성한다. 하드 마스크막(108)은 트렌치 산화막(도 5의 '114' 참조)과에 대하여 식각 선택비를 갖는 실리콘 질화막으로 형성한다. 하드 마스크막(108)은 LP-CVD 방법으로 증착하며, 후속 공정에 의해 형성되는 트렌치 산화막(114)의 돌출부가 충분히 높이 돌출될 수 있는 정도의 두께, 예컨대 1200 내지 3500Å 정도의 두께로 형성한다.
도 3을 참조하면, 소자분리막 형성을 위한 패터닝을 통해 반도체 기판(100) 내에 트렌치(110)를 형성하여 소자분리 영역과 액티브 영역을 정의한다. 즉, 소자분리영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 하드 마스크막(108), 제1 폴리실리콘막(106), 터널 산화막(104) 및 반도체 기판(100)을 식각하여 트렌치(110)를 형성한다. 이때, 반도체 기판(100) 내에 형성된 트렌치(110)는 소정 각도 범위의 기울기(slope)(θ)를 갖도록 형성한다. 예컨대, 75°∼88°범위의 각도로 경사지게 형성한다.
트렌치(110) 측벽에 형성되는 자연산화막을 제거하기 위하여 클리닝 공정을 실시한다. 상기 클리닝 공정은 DHF와 SC-1을 이용하거나 BOE와 SC-1을 이용한다.
도 4를 참조하면, 트렌치(110) 측벽 및 바닥의 식각 손상을 보상하고, 트렌치(110) 상부 및 바닥 코너를 라운딩(rounding) 처리하고, 액티브 영역의 CD를 줄이기 위하여 트렌치(110) 내벽에 측벽 산화막(112)을 형성한다. 상기 측벽 산화막(112)은 건식 또는 습식 산화 방식으로 형성하며, 750℃∼1150℃ 정도의 온도 범위에서 50Å∼150Å 정도의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 트렌치 산화막(114)을 증착하여 상기 트렌치(110)내를 매립한다. 이때, 트렌치 산화막(114)은 트렌치(110)내를 매립하면서 하드 마스크막(108)의 상부 표면 위까지 충분히 증착되는 정도의 두께, 예컨대 5000Å∼10000Å 정도의 두께로 증착한다. 트렌치 산화막(114)은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치(110) 내에 보이드(void) 등이 형성되지 않도록 매립한다.
이어서, 트렌치 산화막(114)을 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 화학기계적 연마 공정은 하드 마스크막(108)이 노출될 때까지 진행하는 것이 바람직하다.
상기 화학 기계적 연마 후, 클리닝 공정을 실시하여 하드 마스크막(108) 상부에 잔류하는 트렌치 산화막(114)을 제거한다. 상기 클리닝 공정은 BOE 또는 HF 용액을 이용하며, 하드 마스크막(108) 사이의 트렌치 산화막(114)이 과도하게 리세스(recess)되지 않도록 조절하는 것이 바람직하다.
도 6을 참조하면, 하드 마스크막(108)을 제거한다. 하드 마스크막(108)은 스트립(strip) 공정을 이용하여 제거할 수 있다. 예컨대, 인산(H3PO4) 용액을 사용하여 제거할 수 있다.
도 7을 참조하면, 제2 폴리실리콘막(도 8의 '116' 참조)을 증착하기 전에 DHF와 SC-1을 이용한 세정 공정을 제1 폴리실리콘막(106) 상부에 형성되는 자연산화막을 제거한다. 상기 세정 공정에 의하여 트렌치 산화막(114)도 어느 정도 리세스(recess)되게 되며, 상기 세정 공정에 의하여 플로팅 게이트간의 원하는 스페이스(space)를 확보할 수 있다. 상기 세정 공정은 제1 폴리실리콘막(106) 측벽의 최하부가 드러나지 않도록 조절하여 모우트(moat)가 발생하지 않게 하는 것이 바람직하다.
도 8을 참조하면, 제2 폴리실리콘막(116)을 증착한다. 제2 폴리실리콘막(116)은 SiH4 또는 Si2H6 가스와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성한다. 제2 폴리실리콘막(116)은 불순물이 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 이때, 도핑되는 불순물은 인(P) 등일 수 있으며, 1.0E20∼3.0E20 atoms/cc 정도의 도우즈로 도핑하는 것이 바람직하다. 제2 폴리실리콘막(116)은 550 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력에서 1000 내지 2000Å 정도의 두께로 형성하는 것이 바람직하다.
도 9를 참조하면, 트렌치 산화막(114)이 노출될 때까지 제2 폴리실리콘막(116)을 화학 기계적 연마하여 평탄화한다. 상기 평탄화 공정에 의하여 제2 폴리실리콘막(116)은 트렌치 산화막(114)에 의하여 고립되게 된다.
도 10을 참조하면, 세정 공정을 실시하여 제2 폴리실리콘막(116) 사이에 돌출된 트렌치 산화막(114)을 원하는 타겟(target)만큼 식각한다. 상기 세정 공정은 DHF 또는 BOE를 사용하는 것이 바람직하다. 이로써, 트렌치 산화막(114)의 돌출부와 접하던 제2 폴리실리콘막(116)의 측벽이 노출되면서 제2 폴리실리콘막(116)의 노출 면적이 증가하여 커플링 비를 높일 수 있다.
도 11을 참조하면, 제2 폴리실리콘막(116) 및 트렌치 산화막(114) 상부에 유전체막(124)을 형성한다. 유전체막(124)은 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성하는 것이 바람직하다. 유전체막(124)의 산화막(SiO2)(118, 122)은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2(dichlorosilane; DCS)와 H2O 가스를 소스 가스로 이용하여 고온산화막(High Temperature Oxide; HTO)으로 형성할 수 있다. 예컨대, 유전체막(124)의 산화막(118, 122)은 반응가스로서 H2O와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 낮은 압력과 810 내지 850℃ 정도의 온도범위에서 LP-CVD 방법으로 형성할 수 있다. 유전체막(124)의 질화막(120)은 반응가스로서 NH3와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 낮은 압력과 650 내지 800℃ 정도의 온도범위에서 LP-CVD 방법으로 형성할 수 있다. 제1 산화막(118)은 35 내지 60Å 정도의 두께로 형성하고, 질화막(120)은 50 내지 65Å 정도의 두께로 형성하며, 제2 산화막(122)은 35 내지 60Å 정도의 두께로 형성하는 것이 바람직하다.
이어서, ONO막의 막질을 향상시키고, 각 층간의 계면(interface)을 강화하기 위하여 습식 산화 방식으로 750∼800℃ 정도의 온도에서 스팀 어닐(steam anneal)을 진행한다. 상기 유전체막(124) 형성 공정과 상기 스팀 어닐은 각 공정간에 시간 지연이 없도록 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하는 것이 바람직하다.
유전체막(124)이 형성된 결과물 상에 컨트롤 게이트로 사용될 제3 폴리실리콘막(126)을 형성한다. 제3 폴리실리콘막(126)은 510 내지 550℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력에서 비정질 폴리실리콘막으로 형성하는 것이 바람직하다. 제3 폴리실리콘막(126)은 유전체막(124)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불소(fluorine; F)의 확산 방지와 WPx 등의 비정상적인 막 형성을 억제하기 위하여 불순물이 도핑된 막과 불순물이 도핑되지 않은 막이 순차적으로 적층된 2중 구조를 갖도록 형성하는 것이 바람직하며, 불순물이 도핑된 막은 그 두께가 전체 두께(불순물이 도핑된 막과 불순물이 도핑되지 않은 막)의 1/3∼6/7 정도가 되도록 형성한다. 도핑된 비정질 폴리실리콘막은 SiH4 또는 Si2H6와 같은 Si 소스 가스와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성하고, 인시츄(in-situ) 공정으로 PH3 가스를 잠그고 연속으로 도핑되지 않은 비정질 폴리실리콘막을 형성한다. 제3 폴리실리콘막(126)은 500 내지 1000Å 정도의 두께로 형성한다.
이어서, 제3 폴리실리콘막(126) 상에 실리사이드막(128)을 형성한다. 실리사이드막(128)은 텅스텐 실리콘(WSi)막으로 형성하는 것이 바람직하다. 실리사이드막(128)인 텅스텐 실리콘(WSi)막은 낮은 플루오린(F) 함유와 어닐링 후의 낮은 스트레스 및 좋은 접착 강도를 갖도록 하기 위하여 SiH4(momosilane; MS) 또는 SiH2Cl2(dichlorosilane; DCS)와 WF6의 반응을 이용하여 300℃∼500℃ 사이의 온도에서 형성하는 것이 바람직하다. 텅스텐 실리콘(WSi)막은 화학양론적 비를 2.0∼2.8 정도로 하여 성장시켜 적절한 스텝 커버리지(step coverage)를 구현하며 면저항(Rs)을 최소화시키는 것이 바람직하다.
다음에, 실리사이드막(128) 상에 반사방지 코팅막(Anti-Reflective Coating; 미도시)을 형성한다. 상기 반사방지 코팅막(미도시)은 SiOxNy 또는 Si3N 4막으로 형성할 수 있다.
이어서, 게이트 패터닝 공정을 수행한다. 즉, 콘트롤 게이트 형성용 마스크를 이용하여 상기 반사방지 코팅막, 실리사이드막(128), 제3 폴리실리콘막(126) 및 유전체막(124)을 패터닝하고, 패터닝된 상기 반사방지 코팅막을 이용한 자기정렬 식각 공정으로 제2 폴리실리콘막(116) 및 제1 폴리실리콘막(106)을 패터닝한다.
종래에는 트렌치 상부 코너 부분에 인접한 게이트 산화막이 중앙부에 비하여 그 두께가 얇아지는 현상이 발생하였으나, 본 발명에 의한 플래시 메모리 소자의 제조방법에 의하면 자기정렬 STI 기술을 적용함에 따라 상기와 같은 현상은 발생하지 않으며, 또한 원하는 CD 만큼의 활성 영역을 확보할 수 있어 소자의 리텐션 페일(retention fail)이나 급속 소거(fast erase) 등의 전기적 특성을 개선할 수 있으며, 소자의 신뢰성을 확보할 수 있다. 또한, 터널 산화막이 공격(attack)받는 것을 방지하여 채널 폭(channel width) 내에서의 균일한 터널 산화막을 유지할 수 있으므로 소자의 특성을 개선할 수 있다.
또한, 플로팅 게이트의 표면적을 자유로이 조절할 수 있으므로 커플링 비를 효과적을 확보할 수 있고, 충분한 공정 마진 확보가 용이하다.
또한, 자기정렬 플로팅 게이트 공정 기술을 도입함으로써 0.1㎛ 이하의 작은 크기의 스페이스(space)를 가지는 플래시 메모리 소자의 구현이 용이하며, 마스크 공정 및 식각 공정으로 행해오던 종래의 방법에서 탈피함으로써 CD 변화가 최소화되며, 웨이퍼 전반에 걸쳐서 균일한 플로팅 게이트 구현이 가능해진다.
또한, 모우트가 없는 트렌치 구조를 형성할 수 있다.
또한, 제2 폴리실리콘막을 화학 기계적 연마 공정으로 처리함으로써 ONO 유전체막과의 계면이 안정적이므로 리텐션 특성 개선에 효과적이다.
또한, 복잡한 공정 및 장비의 추가 소요 없이 기존의 장비와 공정을 이용하여 낮은 비용으로 높은 신뢰성을 갖는 플래시 메모리 소자를 구현할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
100: 반도체 기판 102: 희생 산화막
104: 터널 산화막 106: 제1 폴리실리콘막
108: 하드 마스크막 110: 트렌치
112: 측벽 산화막 114: 트렌치 산화막
116: 제2 폴리실리콘막 124: 유전체막
126: 제3 폴리실리콘막 128: 실리사이드막

Claims (12)

  1. (a) 반도체 기판 상에 터널 산화막, 제1 폴리실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계;
    (b) 패터닝 공정을 통해 상기 하드 마스크막, 상기 제1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계;
    (c) 산화막을 증착하여 상기 트렌치를 매립하고, 상기 하드 마스크막이 노출될 때까지 상기 산화막을 화학 기계적 연마하여 평탄화하는 단계;
    (d) 상기 하드 마스크막을 제거하는 단계;
    (e) 상기 제1 폴리실리콘막의 측벽 하부가 노출되지 않을 정도로 상기 산화막의 돌출부가 리세스되도록 제1 세정 공정을 실시하는 단계;
    (f) 상기 산화막의 돌출부가 리세스된 결과물 상에 제2 폴리실리콘막을 증착한 다음, 상기 산화막의 돌출부가 노출될 때까지 상기 제2 폴리실리콘막을 평탄화하는 단계;
    (g)상기 제2 폴리실리콘막과 상기 유전체막의 접촉 표면적을 증가시키기 위하여 상기 제2 폴리실리콘막 사이의 상기 산화막을 소정 깊이 만큼 리세스하는 제2 세정 공정을 실시하는 단계;
    (h) 상기 제2 폴리실리콘막 상에 유전체막을 형성하는 단계; 및
    (i) 상기 유전체막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 반도체 기판 상에 상기 터널 산화막을 형성하는 단계 전에,
    상기 반도체 기판 상에 희생 산화막을 형성하는 단계;
    상기 희생 산화막을 버퍼층으로 하여 웰 형성을 위한 이온주입 및 문턱전압 조절을 위한 이온주입을 실시하는 단계; 및
    상기 희생 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  3. 삭제
  4. 제1항에 있어서, 상기 하드 마스크막은 상기 산화막에 대하여 식각 선택비를 갖는 실리콘 질화막으로 형성하고, 상기 산화막이 상기 반도체 기판 표면 보다 충분히 높이 돌출될 수 있는 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 산화막은 HDP 산화막이고, 상기 트렌치를 완전히 매립하면서 상기 하드 마스크막 상부 표면보다 높이 증착될 수 있는 두께로 증착하는 것을 플래시 메모리 소자의 제조방법.
  6. 제1항에 있어서, 상기 산화막의 돌출부를 리세스하기 위한 상기 제1 세정 공정은 DHF와 SC-1 용액을 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. 제1항에 있어서, 상기 제1 폴리실리콘막은 불순물이 도핑되지 않은 비정질 폴리실리콘막으로 형성하고, 상기 비정질 폴리실리콘막은 SiH4 또는 Si2H6 가스를 이용하여 480∼550℃의 온도와 0.1∼3Torr의 낮은 압력에서 저압-화학기상증착법으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  8. 제1항에 있어서, 상기 제2 폴리실리콘막은 SiH4 또는 Si2H6 가스와 PH3 가스를 이용하여 550∼620℃의 온도와 0.1∼3Torr의 낮은 압력에서 저압-화학기상증착법으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  9. 제1항에 있어서, 상기 컨트롤 게이트는 상기 유전체막에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불소의 확산을 방지하기 위하여 불순물이 도핑된 비정질 폴리실리콘막과 불순물이 도핑되지 않은 비정질 폴리실리콘막이 순차적으로 적층된 2중 구조로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  10. 제9항에 있어서, 상기 불순물이 도핑된 비정질 폴리실리콘막은 SiH4 또는 Si2H6 가스와 PH3 가스를 이용하여 510∼550℃의 온도와 0.1∼3Torr의 압력에서 저압-화학기상증착법으로 형성하고, 인시츄 공정으로 PH3 가스를 잠그고 상기 불순물이 도핑되지 않은 비정질 폴리실리콘막을 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  11. 제1항에 있어서, 상기 유전체막은 산화막, 질화막 및 산화막이 순차적으로 적층된 구조로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  12. 제11항에 있어서, 상기 (h) 단계 후 상기 (i) 단계 전에,
    상기 유전체막의 막질을 향상시키고, 상기 산화막, 상기 질화막 및 상기 산화막의 적층 구조 사이의 계면을 강화하기 위하여 750∼800℃의 온도에서 스팀 어닐을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
KR10-2002-0084331A 2002-12-26 2002-12-26 플래시 메모리 소자의 제조방법 KR100471575B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2002-0084331A KR100471575B1 (ko) 2002-12-26 2002-12-26 플래시 메모리 소자의 제조방법
TW092119144A TWI239098B (en) 2002-12-26 2003-07-14 Method of manufacturing flash memory device
US10/618,978 US7037785B2 (en) 2002-12-26 2003-07-14 Method of manufacturing flash memory device
JP2003384772A JP2004214621A (ja) 2002-12-26 2003-11-14 フラッシュメモリ素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0084331A KR100471575B1 (ko) 2002-12-26 2002-12-26 플래시 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20040057570A KR20040057570A (ko) 2004-07-02
KR100471575B1 true KR100471575B1 (ko) 2005-03-10

Family

ID=32653149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0084331A KR100471575B1 (ko) 2002-12-26 2002-12-26 플래시 메모리 소자의 제조방법

Country Status (4)

Country Link
US (1) US7037785B2 (ko)
JP (1) JP2004214621A (ko)
KR (1) KR100471575B1 (ko)
TW (1) TWI239098B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586647B1 (ko) * 2003-10-06 2006-06-07 동부일렉트로닉스 주식회사 플래시 메모리 장치 및 그 제조 방법
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
KR100587396B1 (ko) * 2004-08-13 2006-06-08 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그의 제조방법
KR100575339B1 (ko) * 2004-10-25 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
US7482223B2 (en) * 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
KR100687874B1 (ko) * 2005-05-23 2007-02-27 주식회사 하이닉스반도체 반도체소자의 리세스 채널 형성방법
KR100673242B1 (ko) * 2005-06-24 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 유전체막 제조방법
CN100378956C (zh) * 2005-08-16 2008-04-02 力晶半导体股份有限公司 栅介电层的制造方法
KR100723501B1 (ko) * 2005-09-08 2007-06-04 삼성전자주식회사 플래시 메모리 제조방법
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
KR100723767B1 (ko) * 2005-11-10 2007-05-30 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
JP2007194333A (ja) * 2006-01-18 2007-08-02 Elpida Memory Inc 半導体装置の製造方法
US7553729B2 (en) * 2006-05-26 2009-06-30 Hynix Semiconductor Inc. Method of manufacturing non-volatile memory device
KR100799024B1 (ko) * 2006-06-29 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
KR100831676B1 (ko) * 2006-06-30 2008-05-22 주식회사 하이닉스반도체 반도체 디바이스의 소자 분리막 제조방법
KR100833438B1 (ko) * 2006-09-13 2008-05-29 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
KR100788364B1 (ko) * 2006-12-19 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
JP4594973B2 (ja) * 2007-09-26 2010-12-08 株式会社東芝 不揮発性半導体記憶装置
US7994070B1 (en) 2010-09-30 2011-08-09 Tokyo Electron Limited Low-temperature dielectric film formation by chemical vapor deposition
US8692353B2 (en) 2011-09-02 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method
US8877614B2 (en) 2011-10-13 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer for semiconductor structure contact
CN103681803A (zh) * 2012-09-24 2014-03-26 旺宏电子股份有限公司 半导体装置、半导体装置的栅极结构及其制造方法
KR20160046458A (ko) 2014-10-21 2016-04-29 주식회사 원익아이피에스 적층막 제조방법
CN105826271B (zh) * 2015-01-07 2019-05-28 中芯国际集成电路制造(上海)有限公司 闪存的形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237344B2 (ja) 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
KR100415518B1 (ko) * 2000-06-30 2004-01-31 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
JP2002083884A (ja) 2000-09-06 2002-03-22 Toshiba Corp 半導体記憶装置の製造方法
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
US6607925B1 (en) * 2002-06-06 2003-08-19 Advanced Micro Devices, Inc. Hard mask removal process including isolation dielectric refill

Also Published As

Publication number Publication date
US20040126972A1 (en) 2004-07-01
TW200414518A (en) 2004-08-01
US7037785B2 (en) 2006-05-02
JP2004214621A (ja) 2004-07-29
KR20040057570A (ko) 2004-07-02
TWI239098B (en) 2005-09-01

Similar Documents

Publication Publication Date Title
KR100471575B1 (ko) 플래시 메모리 소자의 제조방법
KR100426485B1 (ko) 플래쉬 메모리 셀의 제조 방법
KR100550779B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100674971B1 (ko) Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법
KR20030053314A (ko) 플래쉬 메모리 셀의 제조 방법
KR20020008689A (ko) 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
KR100537277B1 (ko) 반도체 소자의 제조 방법
KR100670925B1 (ko) 반도체 장치 및 이의 제조 방법
KR100875067B1 (ko) 플래시 메모리 소자의 제조방법
KR100523920B1 (ko) 플래시 소자의 제조 방법
US7049236B2 (en) Method of manufacturing a semiconductor device
KR100482756B1 (ko) 플래시 메모리 소자의 제조방법
KR20070118348A (ko) 불휘발성 메모리 장치의 제조 방법
KR100537276B1 (ko) 반도체 소자의 제조 방법
KR20040003895A (ko) 플래시 메모리 셀의 제조 방법
KR100427537B1 (ko) 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법
KR100466189B1 (ko) 플래시 메모리 셀의 제조 방법
KR100482760B1 (ko) 플래시 메모리 소자의 제조 방법
KR100673224B1 (ko) 플래시 메모리 소자의 제조 방법
KR100507699B1 (ko) 반도체 플래시 메모리 셀의 제조방법
KR20090078165A (ko) 플래시 메모리 소자의 형성 방법
KR100466819B1 (ko) 반도체 플래시 메모리 셀의 제조방법
KR100476704B1 (ko) 반도체 소자의 제조방법
KR20040005230A (ko) 플래시 메모리 제조방법
KR20040102305A (ko) 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130128

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee