KR100937818B1 - 플래시 메모리 소자 및 그의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000002955 isolation Methods 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 30
- 239000003989 dielectric material Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 10
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910004140 HfO Inorganic materials 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 6
- 238000010168 coupling process Methods 0.000 abstract description 6
- 238000005859 coupling reaction Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000010354 integration Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
본 발명은 반도체 기판의 활성영역상에 적층된 터널 절연막 및 플로팅 게이트, 반도체 기판의 비활성영역에 형성되며, 플로팅 게이트보다 높게 돌출된 소자 분리막, 플로팅 게이트 및 소자 분리막을 포함하는 반도체 기판상에 형성된 유전체막, 유전체막 상부에 형성된 콘트롤 게이트를 포함하는 플래시 메모리 소자로 이루어진다.
커패시턴스, 커플링 비, 소자 분리막, 플로팅 게이트, 간섭, 고유전체, EFH
Description
본 발명은 플래시 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 플로팅 게이트 간의 간섭현상을 개선하는 플래시 메모리 소자 및 그의 제조 방법에 관한 것이다.
플래시 메모리 소자(flash memory device)는 데이터가 저장되는 플로팅 게이트(floating gate)와 프로그램(program), 소거(erase) 및 독출(read) 동작을 위한 콘트롤 게이트(control gate)를 구비하여 이루어진다. 구체적으로, 플래시 메모리 소자는 반도체 기판상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조로 이루어진다. 터널 절연막은 일반적으로 산화막으로 형성하며, 터널 절연막에 의해 플로팅 게이트에 저장된 전자가 반도체 기판으로 빠져나가는 것이 억제된다. 또한, 유전체막은 플로팅 게이트와 콘트롤 게이트 사이에 형성하는데, 유전체막은 플로팅 게이트에 저장된 전자가 콘트롤 게이트로 빠져나가는 것을 억제하는 기능을 하기도 한다. 또한, 유전체막의 유전상수에 따라 커패시턴스 값이 달라질 수 있으며, 커패시턴스(capacitance) 값이 달라짐에 따라 커플링 비(coupling ratio)가 달라질 수 있다.
이러한 플래시 메모리 소자는 전원이 꺼져도 저장된 데이터가 보존되는 소자로써, 휴대용 저장장치로 각광받고 있다. 따라서, 휴대성 및 대용량화를 이루기 위하여 플래시 메모리 소자는 점차 소형화되고 있는데, 이를 위해 소자의 집적도는 점차 증가하고 있다.
소자의 집적도가 증가할수록 플로팅 게이트 간의 간격이 좁아지고 있으며, 이에 따라 유전체막으로 고유전체 물질을 사용하게 되는데, 유전율의 상승으로 인하여 메모리 셀(cell) 간의 기생 커패시턴스가 증가할 수 있다. 이로 인해, 메모리 셀 간의 간섭(interference) 현상이 증가하게 되어 소자의 신뢰성이 낮아질 수 있다.
본 발명은 플로팅 게이트 사이의 소자 분리막을 플로팅 게이트보다 높게 돌출시킴으로써 유전체막을 고유전 물질로 형성하더라도 플로팅 게이트 사이에 소자 분리막이 돌출되므로 인접한 플로팅 게이트와 이들 사이의 유전체막으로 이루어진 기생 커패시터에 의한 간섭 현상을 더 감소시킬 수 있다. 또한, 플로팅 게이트와 콘트롤 게이트 사이에 형성하는 유전체막을 고유전 물질로 형성하여 소자 분리막의 EFH 조절 공정을 생략하고, 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스를 높여 커플링 비를 향상시킬 수 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자는, 반도체 기판의 활성영역상에 적층된 터널 절연막 및 플로팅 게이트, 반도체 기판의 비활성영역에 형성되며, 플로팅 게이트보다 높게 돌출된 소자 분리막, 플로팅 게이트 및 소자 분리막을 포함하는 반도체 기판상에 형성된 유전체막, 유전체막 상부에 형성된 콘트롤 게이트를 포함하는 플래시 메모리 소자로 이루어진다.
소자 분리막이 플로팅 게이트보다 300Å 내지 500Å 만큼 더 돌출되며, 유전체막은 고유전체(high-k) 물질로 형성되고, 고유전체 물질은 SiO2, Al2O3, HfO3 및 ZrO3 중 어느 하나를 사용한다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자는, 반도체 기판상에 터널 절연막, 제1 도전막 및 하드 마스크막을 형성한다. 하드 마스크막, 제1 도전막 및 터널 절연막을 패터닝하고, 반도체 기판에 트렌치를 형성한다. 하드 마스크막의 높이까지 트렌치가 채워지도록 소자 분리막을 형성한다. 하드 마스크막을 제거한다. 제1 도전막 및 소자 분리막을 포함한 반도체 기판 표면상에 유전체막을 형성한다. 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
식각 정지막은 400Å 내지 500Å의 두께로 형성하며, 하드 마스크막은 질화막으로 형성한다.
소자 분리막을 형성하는 단계는, 하드 마스크막이 모두 덮이도록 소자 분리막용 절연막을 형성하고, 평탄화 공정을 실시하여 하드 마스크막이 드러나도록 절연막을 식각하는 단계를 포함한다.
소자 분리막과 제1 도전막 간의 단차는 300Å 내지 500Å이 되도록 하며, 유전체막은 고유전체 물질로 형성하고, 고유전체 물질은 SiO2, Al2O3, HfO3 및 ZrO3 중 어느 하나를 사용한다.
본 발명은 플래시 메모리 소자의 소자 분리막의 높이를 플로팅 게이트 상부보다 높게 형성함으로써 이웃하는 메모리 셀 간의 커패시턴스를 낮추어 간섭현상을 줄일 수 있고, 플로팅 게이트와 콘트롤 게이트 사이에 형성하는 유전체막을 고유전체 물질로 형성함으로써 소자 분리막의 EFH 조절 공정을 생략할 수 있으며, 플로팅 게이트와 콘트롤 게이트 간의 커플링 비를 개선할 수 있으므로 소자의 전기적 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 웰(미도시)이 형성되고, 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(100) 상에 터널 절연막(102), 플로팅 게이트용 제1 도전막(104), 하드 마스크막용 식각 정지막(106) 및 하드마스크 패턴(108)을 순차적으로 형성한다.
터널 절연막(102)은 절연기능을 위하여 산화막으로 형성하는 것이 바람직하며, 플로팅 게이트용 제1 도전막(104)은 언도프트 및 도프트 폴리 실리콘막으로 형성하는 것이 바람직하다. 이때, 제1 도전막(104)은 200Å 내지 500Å의 두께로 형 성하는 것이 바람직하다. 식각 정지막(106)은 화학적기계적연마(chemical mechanical polishing; CMP)공정 시, 식각 정지막으로 작용하여 후속 소자 분리막의 높이를 유지하는데 사용된다. 식각 정지막(106)은 질화막(nitride)을 사용하여 400Å 내지 500Å의 두께로 형성할 수 있다. 하드마스크 패턴(108)은 소자 분리 영역이 개방된 패턴으로 형성한다.
도 1b를 참조하면, 하드마스크 패턴(도 1a의 108)에 따라 식각 공정을 실시하여 식각 정지막(106a), 제1 도전막(104a) 및 터널 절연막(102a)을 패터닝하고, 반도체 기판(100)의 노출된 부분을 식각하여 트렌치(100a)를 형성한다. 트렌치(100a) 형성을 위한 식각 공정은 적층된 막의 손상을 줄일 수 있고 패턴 형성이 용이한 건식 식각 공정으로 실시하는 것이 바람직하다. 트렌치(100a)를 형성한 후에, 하드마스크 패턴(도 1a의 108)을 제거한다.
도 1c를 참조하면, 트렌치(100a)가 모두 채워지도록 반도체 기판(100) 상에 절연막을 형성한다. 절연막은 산화막으로 형성할 수 있으며, 식각 정지막(106a)이 모두 덮이도록 형성한다.
이어서, 화학적기계적연마(CMP)공정으로 절연막을 트렌치가 형성된 영역에만 잔류시켜 소자 분리막(110)을 형성하고 전체구조 상부를 평평하게 한다. 화학적기계적연마(CMP)공정은 식각 정지막(106a)이 노출될 때까지 실시한다. 즉, 식각 정지막(106a)의 상부와 절연막의 상부가 평평해 질 때까지 평탄화 공정을 수행한다.
도 1d를 참조하면, 식각 공정을 실시하여 식각 정지막(도 1c의 106a)을 제거한다. 식각 공정은 소자 분리막(110)보다 식각 정지막(도 1c의 106a)이 주로 식각 되는 공정조건으로 실시하며, 식각 정지막(도 1c의 106a)이 질화막인 경우 인산 용액으로 식각 정지막(도 1c의 106a)을 제거할 수 있다. 이로 인해, 식각 정지막(도 1c의 106a)을 모두 제거하고, 소자 분리막(110)은 잔류시킬 수 있다.
식각 공정 시, 노출된 소자 분리막(110)의 상부가 약간은 식각될 수 있으므로, 소자 분리막(110)과 제1 도전막(104a) 간의 단차(H)를 300Å 내지 500Å이 되도록 식각 공정을 실시하는 것이 바람직하다.
도 1e를 참조하면, 제1 도전막(104a) 및 소자 분리막(110)이 형성된 반도체 기판(100)의 표면을 따라 유전체막(112)을 형성한다. 유전체막(112)은 커플링 비를 향상시킬 수 있는 고유전체(high k) 물질을 사용하는 것이 바람직하다. 유전체막(112)으로 사용할 수 있는 고유전체 물질은 반도체 공정에 사용 가능한 모든 고유전체 물질을 사용할 수 있으며, 예를 들어 SiO2, Al2O3, HfO3 및 ZrO3 중 어느 하나를 사용할 수 있다. 유전체막(112)은 100Å 내지 150Å의 두께로 형성하는 것이 바람직하다. 고유전체 물질은 일반적인 유전체 물질보다 유전율이 높으므로 플로팅 게이트 간의 기생 커패시턴스(capacitance; A, B, C, D 중 특히 D) 발생이 커질 수 있으나, 본 발명에서 소자 분리막(110)의 높이를 높게 형성하기 때문에 기생 커패시턴스(D) 값을 줄일 수 있다. 또한, 유전율이 높은 고유전체 물질을 사용하므로 소자 분리막(110)의 EFH(effective field oxide) 조절을 위한 식각 공정을 생략할 수 있다. 이는, 반도체 소자의 집적도가 증가할수록 EFH 조절을 수행하기가 어려워 지기 때문에, 고유전체 물질을 사용함으로써 소자 분리막(110)의 EFH 조절을 생략 할 수 있다. 그리고, 소자 분리막(110)의 EFH 조절을 생략하면 플로팅 게이트와 콘트롤 게이트 간의 마주보는 면적이 감소하지만, 고유전체 물질을 사용함으로써 커플링비의 감소를 억제하여 전기적 특성의 열화를 방지할 수 있다.
이에 대하여 구체적으로 설명하면 다음과 같다.
고집적화되는 플래시 메모리 소자에서, 서로 인접한 플로팅 게이트들 사이에는 커패시턴스가 발생하게 되는데, 플로팅 게이트용 제1 도전막(104a)의 상부(A), 중간(B) 및 하부(C) 모두에서 기생 커패시턴스가 발생한다. 또한, 각각의 영역에서의 기생 커패시턴스 값은 서로 다르다.
소자 분리막(110)과 플로팅 게이트용 제1 도전막(104a)의 높이가 같은 경우, 플로팅 게이트의 상부, 중간 및 하부 간에 발생하는 커패시턴스 각각을 제1 커패시턴스(A), 제2 커패시턴스(B) 및 제3 커패시턴스(C)라고 정의하도록 한다. 이러한 제1 내지 제3 커패시턴스(A 내지 C)는 이웃하는 메모리 셀 간의 간섭 현상을 발생시켜 소자의 신뢰도를 낮추는 요인이 되기도 한다. 특히, 제1 도전막(104a) 및 소자 분리막(110) 상에는 고유전체 물질로 이루어진 유전체막(112)이 형성되는데, 인접한 제1 도전막(104a)과 이들 사이의 유전체막(112)으로 이루어진 기생 커패시터에 의한 제4 커패시턴스(D)도 플로팅 게이트 간의 간섭 현상에 큰 영향을 준다.
본 발명은 소자 분리막(110)을 플로팅 게이트보다 높게 형성함으로써 제4 커패시턴스(D)를 감소시킬 수 있다. 제4 커패시턴스(D)가 감소되는 이유는, 제1 도전막(104a)보다 소자 분리막(110)을 높게 형성함으로써 제1 도전막(104a) 사이의 유전체막(112) 사이의 길이가 증가하기 때문이다. 이에 따라, 유전체막(112)에 의해 발생하는 제4 커패시턴스(D) 값이 작아지고, 그 결과 플로팅 게이트 간 간섭 현상을 줄일 수 있다.
이로 인해, 이웃하는 메모리 셀 간의 간섭을 줄일 수 있으며, 소자의 신뢰성을 높일 수 있다. 이렇게 기생 커패시턴스를 감소시키고 콘트롤 게이트와 플로팅 게이트 사이의 커패시턴스를 증가시킴으로써 소자 분리막(110)의 EFH 조절을 위한 식각 공정을 생략할 수도 있다.
유전체막(112)이 형성된 반도체 기판(100) 상에 콘트롤 게이트용 제2 도전막(114)을 형성하고, 이어서 후속 공정을 진행한다.
본 발명에서는 소자 분리막(110)과 플로팅 게이트용 제1 도전막(104a) 간에 단차(H)를 발생시켜 플로팅 게이트 사이의 기생 커패시턴스를 줄이고, 이로 인해 소자의 신뢰성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 식각 정지막
108 : 하드마스크 패턴 110 : 소자 분리막
112 : 유전체막 114 : 제2 도전막
Claims (11)
- 반도체 기판의 활성영역상에 적층된 터널 절연막 및 플로팅 게이트;상기 반도체 기판의 비활성영역에 형성되며, 상기 플로팅 게이트의 상부면보다 보다 높게 돌출된 소자 분리막;상기 플로팅 게이트 및 상기 돌출된 소자 분리막의 표면을 따라 고유전체(high-k) 물질로 형성된 유전체막; 및상기 유전체막 상부에 형성된 콘트롤 게이트를 포함하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 소자 분리막이 상기 플로팅 게이트보다 300Å 내지 500Å 만큼 더 돌출된 플래시 메모리 소자.
- 삭제
- 제 1 항에 있어서,상기 고유전체 물질은 SiO2, Al2O3, HfO3 및 ZrO3 중 어느 하나를 사용하는 플래시 메모리 소자.
- 반도체 기판상에 터널 절연막, 제1 도전막 및 하드 마스크막을 형성하는 단계;상기 하드 마스크막, 제1 도전막 및 상기 터널 절연막을 패터닝하고, 상기 반도체 기판에 트렌치를 형성하는 단계;상기 하드 마스크막의 높이까지 상기 트렌치가 채워지도록 소자 분리막을 형성하는 단계;상기 하드 마스크막을 제거하여 상기 소자 분리막의 상부를 돌출시키는 단계;상기 제1 도전막 및 상기 소자 분리막을 포함한 상기 반도체 기판의 표면을 따라 고유전체 물질로 형성된 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 하드 마스크막은 400Å 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 하드 마스크막은 질화막으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 소자 분리막을 형성하는 단계는,상기 하드 마스크막이 모두 덮이도록 소자 분리막용 절연막을 형성하는 단계; 및평탄화 공정을 실시하여 상기 하드 마스크막이 드러나도록 상기 절연막을 식각하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 소자 분리막의 상부와 상기 제1 도전막의 상부 간의 단차는 300Å 내지 500Å의 두께가 되도록 하는 플래시 메모리 소자의 제조 방법.
- 삭제
- 제 5 항에 있어서,상기 고유전체 물질은 SiO2, Al2O3, HfO3 및 ZrO3 중 어느 하나를 사용하는 플래시 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070083342A KR100937818B1 (ko) | 2007-08-20 | 2007-08-20 | 플래시 메모리 소자 및 그의 제조 방법 |
| US12/015,411 US8247299B2 (en) | 2007-08-20 | 2008-01-16 | Flash memory device and fabrication method thereof |
| US12/982,479 US20110095352A1 (en) | 2007-08-20 | 2010-12-30 | Flash memory device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070083342A KR100937818B1 (ko) | 2007-08-20 | 2007-08-20 | 플래시 메모리 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090019130A KR20090019130A (ko) | 2009-02-25 |
| KR100937818B1 true KR100937818B1 (ko) | 2010-01-20 |
Family
ID=40381352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070083342A KR100937818B1 (ko) | 2007-08-20 | 2007-08-20 | 플래시 메모리 소자 및 그의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8247299B2 (ko) |
| KR (1) | KR100937818B1 (ko) |
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| KR20090019130A (ko) | 2009-02-25 |
| US20090050952A1 (en) | 2009-02-26 |
| US8247299B2 (en) | 2012-08-21 |
| US20110095352A1 (en) | 2011-04-28 |
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Legal Events
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