KR100740612B1 - 반도체 장치 및 그 형성 방법 - Google Patents
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Abstract
반도체 장치 및 그 형성 방법이 제공된다. 소자분리막에 의해 한정되는 반도체 기판의 활성영역 상에 게이트 절연막 및 게이트 전극이 위치한다. 상기 게이트 전극은 하부 실리콘 패턴과 상부 실리콘 패턴으로 구성된다. 상기 상부 실리콘 패턴은 상기 하부 실리콘 패턴으로부터 선택적 에피택시얼 성장되어 형성된다.
에피택시얼 성장, 실리콘 패턴, 게이트 전극
Description
도 1은 통상적인 모스 트랜지스터를 개략적으로 보여주는 단면도이다.
도 2 및 도 3은 통상적인 비휘발성 메모리 장치를 개략적으로 보여주는 단면도이다.
도 4a 및 도 4b는 도 3에 도시된 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치를 개략적으로 보여주는 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 개략적으로 보여주는 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 개략적으로 보여주는 단면도이다.
도 8a 내지 도 8e는 본 발명의 제4 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9g는 본 발명의 제5 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 제6 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 11a 및 도 11b는 본 발명의 제7 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 12a 내지 도 12g는 본 발명의 제8 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 본 발명의 제9 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구별될 수 있다. 디램(DRAM:Dynamic Random Access Memory) 및 에스램(SRAM:Static Random Access Memory)과 같은 휘발성 메모리 장치는 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 장치이고, 플래시 메모리와 같은 비휘발성 메모리 장치는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 장치이다. 이와 같은 반도체 메모리 장치는 다양한 트랜지스터들을 구비한다.
도 1은 통상적인 모스 트랜지스터를 개략적으로 보여주는 단면도이다. 도 1 을 참조하면, 소자분리막(20)에 의해 한정된 반도체 기판(10)의 활성영역(15) 상에 게이트 절연막(30)과 게이트 전극(40)이 위치한다.
디자인 룰이 감소하면서 게이트 전극(40)의 종횡비가 증가하게 되고, 이에 따라 게이트 전극(40) 내부에 보이드와 같은 결함이 발생할 가능성이 커졌다.
도 2 및 도 3은 통상적인 비휘발성 메모리 장치를 개략적으로 보여주는 단면도이다. 먼저 도 2를 참조하면, 반도체 기판(10)의 소정영역에 활성영역(15)을 한정하는 소자분리막(20)이 배치된다. 활성영역(15) 상에는 부유 게이트 전극(40)이 위치하고, 부유 게이트 전극(40)과 활성영역(15) 사이에는 게이트 절연막(30)이 위치한다. 부유 게이트 전극(40) 상에는 활성영역(15) 및 소자분리막(20) 상으로 연장되는 제어 게이트 전극(60)이 위치하고, 부유 게이트 전극(40)과 제어 게이트 전극(60) 사이에는 게이트간절연막(50)이 위치한다. 제어 게이트 전극(60)은 복수 개의 메모리셀들로 구성되는 셀 어레이 내에서 특정 셀을 선택하기 위한 워드라인으로 사용된다.
다시 도 2를 참조하면, 부유 게이트 전극(40) 및 제어 게이트 전극(60)은 게이트간절연막(50)을 사이에 두고 서로 대향하며, 두 전극 간 커플링 비율은 두 전극이 대향하는 대향 면적에 비례한다. 이때, 고집적화를 위해서는 부유 게이트 전극(40)의 폭(d1) 및 부유 게이트 전극 사이의 간격(d2)을 감소시켜야 하기 때문에, 대향 면적을 증가(즉, 커플링 비율의 증대)시키기 위해서는 부유 게이트 전극(40)의 높이를 증가시켜야 한다. 그러나 이러한 부유 게이트 전극(40)의 높이 증가는 인접하는 부유 게이트 전극 간 대향 면적 및 워드라인에 대한 대향 면적의 증가를 수반하기 때문에, 전기적 간섭을 증대시키는 문제를 유발할 수 있다. 이러한 전기적 간섭이 반복될 경우, 소정의 셀에 저장된 정보가 변경될 수 있다.
상기 문제점을 해결하기 위해 "T"형의 역상 단면을 갖는 부유 게이트 전극이 제안되었다. 도 3을 참조하면, 부유 게이트 전극(40)은 하부 폴리실리콘 패턴(42)과 상부 폴리실리콘 패턴(44)으로 구성된다. 이와 같은 부유 게이트 전극(40)은 도 2의 메모리 장치보다 그 높이가 증가하는 반면, 상부 실리콘 패턴(44)의 폭이 하부 폴리실리콘 패턴(42)의 폭보다 좁고, 상부 실리콘 패턴(44) 사이의 간격이 멀기 때문에 전기적 간섭을 줄일 수 있다. 그러나, 이러한 메모리 장치를 형성함에 있어서 여러 문제점이 발생할 수 있다.
도 4a 내지 도 4c는 도 3에 도시된 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 셀영역(A)과 주변영역(B)을 포함하는 반도체 기판(10)에 활성영역(15)을 한정하는 소자분리막(20)이 형성된다. 활성영역(15) 상에 게이트 절연막(30,35)과 하부 폴리실리콘 패턴(42,47)이 형성된다. 소자분리막(20) 상부 측벽에 하부 폴리실리콘 패턴(42,47)의 가장자리를 덮는 주형 스페이서(75)가 형성된다. 주형 스페이서(75) 사이에 노출된 하부 폴리실리콘 패턴(42,47) 상에 상부 폴리실리콘 패턴(44,49)이 형성된다. 이에 의해, 셀영역(A)에서는 부유 게이트 패턴(40)이 형성되고, 주변영역(B)에서는 주변회로 게이트 패턴(45)이 형성된다. 이때 셀영역(A)에는 주형 스페이서(75) 사이의 간격이 좁기 때문에 상부 폴리실리콘 패턴(44)이 균일하게 형성되지 못하는 문제점이 발생할 수 있다. 예컨대, 상부 폴 리실리콘 패턴(44) 내부에 보이드와 같은 결함이 발생할 수 있다. 디자인 룰이 감소함에 따라 상기 문제점이 빈번히 발생할 수 있다. 이에 반해, 주변영역(B)에서는 주형 스페이서(75) 사이의 간격이 멀기 때문에 상부 폴리실리콘 패턴(49)이 "U"형으로 형성된다. 즉, 상부 폴리실리콘 패턴(49)은 중앙부보다 양측 가장자리에서 그 두께가 더 크게 형성된다.
도 4b를 참조하면, 소자분리막(20)을 리세스시킨 후 반도체 기판 상에 예비 게이트 절연막(51)과 제어 게이트 도전막(61)이 형성된다. 이어서, 제어 게이트 도전막(61), 예비 게이트간절연막(51), 및 부유 게이트 패턴(40)을 패터닝하는 식각 공정을 진행하여 제어 게이트 전극, 게이트간절연막, 및 부유 게이트 전극이 형성된다. 상기 식각 공정이 진행되는 동안 주변영역(B)에서는 하부 폴리실리콘 패턴(47)이 과잉 식각되어 활성영역(15)이 패이는 문제(피팅)가 발생할 수 있다. 즉, 상부 폴리실리콘 패턴(49)의 최대 두께(h1)와 최소 두께(h2)의 차이만큼 단차를 가지므로, 상기 식각 공정에서 상부 폴리실리콘 패턴(49)의 양측 가장자리가 다 식각되기도 전에 중앙부가 모두 식각된다. 이에 의해 하부 폴리실리콘 패턴(47)도 중앙부에서 과잉 식각될 수 있고, 이에 의해 활성 영역(15)에 피팅이 발생할 수 있다.
상술한 문제점들에 의해, 반도체 장치의 신뢰성 및 동작 특성이 저하될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루 고자 하는 기술적 과제는 신뢰성이 향상된 고집적 반도체 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 일부 실시예들에 따른 반도체 장치는 소자분리막에 의해 한정되는 반도체 기판의 활성영역 상에 위치하고, 하부 실리콘 패턴과 상부 실리콘 패턴으로 구성되는 제1 게이트 전극, 및 상기 활성영역과 상기 제1 게이트 전극 사이에 위치하는 게이트 절연막을 포함한다. 상기 상부 실리콘 패턴은 상기 하부 실리콘 패턴으로부터 선택적 에피택시얼 성장된 것이다.
상기 반도체 장치에서, 상기 상부 실리콘 패턴의 폭은 상기 하부 실리콘 패턴의 폭보다 작을 수 있다.
일 실시예에서, 상기 반도체 장치는 상기 제1 게이트 전극 상에 위치하여 상기 활성 영역 및 상기 소자분리막 상으로 연장되는 제2 게이트 전극, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 게이트간절연막을 더 포함할 수 있다.
상기 실시예에서, 상기 반도체 장치는 상기 하부 실리콘 패턴의 상부면과 상기 게이트간절연막 하부면 사이에 위치하고, 상기 하부 실리콘 패턴의 식각 손상을 예방하기 위한 완충 절연막 패턴을 더 포함할 수 있다. 또 상기 반도체 장치는 상기 하부 실리콘 패턴의 측벽과 상기 게이트간절연막의 하부면 사이에 위치하고, 상기 게이트 절연막의 식각 손상을 예방하기 위한 완충 스페이서를 더 포함할 수 있다.
상기 실시예에서, 상기 제2 게이트 전극의 하부면은 상기 제1 게이트 전극의 하부면보다 낮을 수 있다.
본 발명의 일부 실시예들에 따른 반도체 장치는 반도체 기판의 셀영역과 주변영역 상에 각각 위치하는 메모리셀 트랜지스터와 주변회로 트랜지스터를 포함한다. 상기 메모리셀 트랜지스터는 소자분리막에 의해 한정된 반도체 기판의 활성영역 상에 위치하고, 제1 하부 실리콘 패턴과 제1 상부 실리콘 패턴으로 구성되는 부유 게이트 전극, 상기 활성영역과 상기 부유 게이트 전극 사이에 위치하는 제1 게이트 절연막, 상기 부유 게이트 전극 상에 위치하여 상기 활성영역 및 상기 소자분리막 상으로 연장되는 제어 게이트 전극, 및 상기 부유 게이트 전극과 상기 제어 게이트 전극 사이에 위치하는 게이트 층간 절연막을 포함한다. 상기 주변회로 트랜지스터는 상기 활성영역 상에 위치하고, 제2 하부 실리콘 패턴과 제2 상부 실리콘 패턴으로 구성되는 주변회로 게이트 전극, 및 상기 활성영역과 상기 주변회로 게이트 전극 사이에 위치하는 제2 게이트 절연막을 포함한다. 상기 제1 및 제2 상부 실리콘 패턴은 각각 상기 제1 및 제2 하부 실리콘 패턴으로부터 선택적 에피택시얼 성장된 것이다.
상기 반도체 장치에서, 상기 제1 상부 실리콘 패턴의 폭은 상기 제1 하부 실리콘 패턴의 폭보다 작고, 상기 제2 상부 실리콘 패턴의 폭은 상기 제2 하부 실리콘 패턴의 폭보다 작거나 같을 수 있다. 또, 상기 제1 및 제2 하부 실리콘 패턴의 폭은 상기 활성영역의 폭보다 크거나 같을 수 있다.
상기 반도체 장치는 상기 제1 하부 실리콘 패턴의 상부면과 상기 게이트간절연막 하부면 사이에 위치하고, 상기 제1 하부 실리콘 패턴의 식각 손상을 예방하기 위한 완충 절연막 패턴을 더 포함할 수 있다. 또, 상기 반도체 장치는 상기 제1 하부 실리콘 패턴의 측벽과 상기 게이트간절연막의 하부면 사이에 위치하고, 상기 게이트 절연막의 식각 손상을 예방하기 위한 완충 스페이서를 더 포함할 수 있다.
상기 반도체 장치에서, 상기 제어 게이트 전극의 하부면은 상기 부유 게이트 전극의 하부면보다 낮을 수 있다.
본 발명의 일부 실시예들에 따른 반도체 장치의 형성 방법은 소자분리막에 의해 한정되는 반도체 기판의 활성영역 상에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극 양측의 상기 활성영역에 소오스/드레인 영역을 형성하는 단계를 포함한다. 상기 게이트 전극을 형성하는 단계는 상기 활성영역 상에 상기 소자분리막의 상부면보다 낮은 상부면을 갖는 하부 실리콘 패턴을 형성하는 단계, 및 상기 하부 실리콘 패턴을 선택적 에피택시얼 성장시켜 상부 실리콘 패턴을 형성하는 단계를 포함한다.
상기 형성 방법에서, 상기 하부 실리콘 패턴을 형성하는 단계는 상기 반도체 기판 상에 예비 게이트 절연막 및 하부 실리콘층을 형성하는 단계, 상기 하부 실리콘층 상에 트렌치 마스크를 형성하는 단계, 상기 트렌치 마스크를 식각 마스크로 사용하여 상기 하부 실리콘층, 상기 예비 게이트 절연막, 및 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치와, 상기 활성영역 상에 게이트 절연막 과 하부 실리콘 패턴을 형성하는 단계, 상기 트렌치를 채우는 예비 소자분리막을 형성한 후 상기 트렌치 마스크를 노출하는 평탄화 공정을 진행하여 상기 트렌치 마스크 패턴을 둘러싸는 상기 소자분리막을 형성하는 단계, 및 상기 트렌치 마스크를 제거하는 단계를 포함할 수 있다. 상기 트렌치 마스크와 상기 소자분리막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
본 발명의 일부 실시예들에 따른 반도체 장치의 형성 방법은 소자분리막에 의해 한정되고, 반도체 기판의 셀영역과 주변영역에 형성된 활성영역 상에 각각 상기 소자분리막에 의해 둘러싸인 부유 게이트 패턴 및 주변회로 게이트 패턴을 형성하는 단계, 상기 소자분리막을 리세스시키는 단계, 상기 반도체 기판 상에 예비 게이트간절연막, 제어 게이트 도전막을 차례로 형성하는 단계, 및 상기 셀영역에서는 상기 제어 게이트 도전막, 상기 예비 게이트간절연막, 및 상기 부유 게이트 패턴을 패터닝하여 제어 게이트 전극, 게이트간절연막, 및 부유 게이트 전극을 형성하고, 상기 주변영역에서는 상기 주변회로 게이트 패턴을 패터닝하여 주변회로 게이트 전극을 형성하는 단계를 포함한다. 상기 부유 게이트 패턴 및 상기 주변회로 게이트 패턴을 형성하는 단계는 상기 활성영역 상에 상기 소자분리막의 상부면보다 낮은 상부면을 갖는 하부 실리콘 패턴을 형성하는 단계, 및 상기 하부 실리콘 패턴으로부터 상부 실리콘 패턴을 선택적 에피택시얼 성장시키는 단계를 포함한다.
상기 형성 방법에서, 상기 하부 실리콘 패턴은 다양한 방법으로 형성될 수 있다.
일 실시예에서, 상기 하부 실리콘 패턴을 형성하는 단계는 상기 반도체 기판 상에 예비 게이트 절연막 및 하부 실리콘층을 형성하는 단계, 상기 하부 실리콘층 상에 트렌치 마스크를 형성하는 단계, 상기 트렌치 마스크를 식각 마스크로 사용하여 상기 하부 실리콘층, 상기 예비 게이트 절연막, 및 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치와, 상기 활성영역 상에 게이트 절연막 및 하부 실리콘층을 형성하는 단계, 상기 트렌치를 채우는 예비 소자분리막을 형성한 후 상기 트렌치 마스크를 노출하는 평탄화 공정을 진행하여 상기 트렌치 마스크 패턴을 둘러싸는 상기 소자분리막을 형성하는 단계, 및 상기 트렌치 마스크를 제거하여 상기 소자분리막의 상부 측벽을 노출하는 단계를 포함할 수 있다.
상기 실시예에서, 상기 트렌치 마스크와 상기 소자분리막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
다른 실시예에서, 상기 하부 실리콘 패턴을 형성하는 단계는 상기 반도체 기판 상에 트렌치 마스크를 형성하는 단계, 상기 트렌치 마스크를 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치를 형성하는 단계, 상기 트렌치를 채우는 예비 소자분리막을 형성한 후 상기 트렌치 마스크를 노출하는 평탄화 공정을 진행하여 상기 트렌치 마스크 패턴을 둘러싸는 상기 소자분리막을 형성하는 단계, 상기 트렌치 마스크를 제거하여 상기 활성영역의 상부면을 노출하는 갭영역을 형성하는 단계, 상기 활성영역 상에 게이트 절연막을 형성하는 단계, 상기 갭영역을 채우는 예비 하부 실리콘층을 형성한 후 상기 소자분리막을 노출하는 평탄화 공정을 진행하여 하부 실리콘층을 형성하는 단계, 및 상기 하 부 실리콘층을 리세스시켜 상기 소자분리막의 상부 측벽을 노출하는 단계를 포함할 수 있다.
상기 실시예에서, 상기 트렌치 마스크를 형성하는 단계는 실리콘 산화막 및 실리콘 질화막을 차례로 형성하는 단계를 포함할 수 있다. 또, 상기 트렌치 마스크를 제거하는 단계는 상기 실리콘 질화막 및 상기 실리콘 산화막을 차례로 제거하는 단계를 포함하며, 상기 실리콘 산화막을 제거하는 단계는 상기 갭영역이 상기 활성영역의 상부면보다 넓은 폭을 갖도록 상기 소자분리막의 측벽을 함께 식각하는 단계를 포함할 수 있다.
상기 실시예에서, 상기 트렌치 마스크와 상기 소자분리막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
상기 형성 방법에서, 상기 상부 실리콘 패턴은 다양한 방법으로 형성될 수 있다.
일 실시예에서, 상기 상부 실리콘 패턴을 형성하는 단계는 상기 하부 실리콘 패턴이 형성된 상기 반도체 기판 상에 주형막을 형성하는 단계, 상기 주형막을 식각하여 상기 소자분리막의 상부 측벽에 형성되어, 상기 하부 실리콘 패턴 상부면의 일부를 노출하는 주형 스페이서를 형성하는 단계, 및 상기 노출된 하부 실리콘 패턴으로부터 상기 상부 실리콘 패턴을 선택적 에피택시얼 성장시키는 단계를 포함할 수 있다.
상기 실시예에서, 상기 소자분리막과 상기 주형막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다. 또, 상기 소자분리막을 리세스시키는 단계는 상기 주 형 스페이서가 상기 하부 실리콘 패턴 상에 잔존하도록 실시될 수 있다.
상기 실시예에서, 상기 형성 방법은 상기 소자분리막을 리세스시키기 전에, 상기 주형 스페이서를 제거하는 단계를 더 포함할 수 있다.
다른 실시예에서, 상기 상부 실리콘 패턴을 형성하는 단계는 상기 하부 실리콘 패턴이 형성된 상기 반도체 기판 상에, 상기 하부 실리콘 패턴을 노출하는 주형 마스크를 형성하는 단계, 및 상기 노출된 하부 실리콘 패턴으로부터 상기 상부 실리콘 패턴을 선택적 에피택시얼 성장시키는 단계를 포함할 수 있다.
상기 실시예에서, 상기 셀영역에서 상기 주형 마스크는 상기 하부 실리콘 패턴의 일부를 노출하고, 상기 주변영역에서 상기 주형 마스크는 상기 하부 실리콘 패턴의 전부를 노출할 수 있다.
상기 형성 방법은 상기 예비 게이트 층간 절연막을 형성하기 전에 상기 부유 게이트 패턴들이 형성된 반도체 기판 상에 완충 절연막을 형성하는 단계, 및 상기 완충 절연막을 식각하여 상기 하부 실리콘 패턴의 상부면과 상기 예비 게이트간절연막의 하부면 사이에 위치하는 완충 절연막 패턴 및 상기 하부 실리콘 패턴의 측벽과 상기 예비 게이트간절연막의 하부면 사이에 개재되는 완충 스페이서를 형성하는 단계를 더 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 하부 실리콘 패턴, 상부 실리콘 패턴, 게이트 전극, 게이트 절연막 등을 기술하기 위해서 사용되었지만, 하부 실리콘 패턴, 상부 실리콘 패턴, 게이트 전극, 게이트 절연막 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 어느 소정의 하부 실리콘 패턴, 상부 실리콘 패턴, 게이트 전극, 게이트 절연막 등을 다른 하부 실리콘 패턴, 상부 실리콘 패턴, 게이트 전극, 게이트 절연막 등과 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
또 본 명세서에서 기술되는 실리콘 패턴은 단결정 실리콘 또는 다결정 실리콘일 수 있다. 따라서 선택적 에피택시얼 성장이라는 용어는 단결정 실리콘으로부터 단결정 실리콘을 성장시키는 것뿐만 아니라 다결정 실리콘으로부터 다결정 실리콘을 성장시키는 것을 포함하는 넓은 의미로 사용될 수 있다.
(반도체 장치의 구조)
도 5는 본 발명의 제1 실시예에 따른 반도체 장치를 개략적으로 보여주는 단면도이다. 본 실시예에서는 모스 트랜지스터를 예로 들어 설명한다. 도 5를 참 조하면, 반도체 기판(110)의 소정영역에 활성영역(115)을 한정하는 소자분리막(120)이 배치된다. 활성영역(130) 상에 소자분리막(120)에 의해 둘러싸인 게이트 전극(140)이 위치한다. 활성영역(120)과 게이트 전극(140) 사이에 게이트 절연막(130)이 위치한다. 게이트 전극(140) 양측의 활성영역(120)에 소오스/드레인 영역(미도시)이 위치한다.
게이트 전극(140)은 하부 실리콘 패턴(142)과, 하부 실리콘 패턴(142)으로부터 선택적 에피택시얼 성장된 상부 실리콘 패턴(144)을 포함한다. 상부 실리콘 패턴(144)은 하부 실리콘 패턴(142)으로부터 에피택시얼 성장되어 형성되기 때문에, 하부 실리콘 패턴(142)과 동일한 결정 구조를 갖는다. 상부 실리콘 패턴(144)의 두께는 하부 실리콘 패턴(142)의 두께보다 클 수 있다.
본 실시예에 따르면, 디자인 룰의 감소에 의해 소자분리막(120) 사이의 폭(즉, 게이트 전극(140)의 폭)이 감소하더라도 게이트 전극(140) 내부에 보이드와 같은 결함이 발생하는 것을 방지할 수 있다. 또 게이트 전극(140)은 종횡비(aspect ratio)가 증가하여도 균일한 결정 구조를 가질 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 개략적으로 보여주는 단면도이다. 본 실시예에서는 플래시 메모리 장치를 예로 들어 설명한다. 도 6을 참조하면, 셀영역(A)과 주변영역(B)을 포함하는 반도체 기판(110)에 활성영역(115)을 한정하는 소자분리막(120)이 배치된다.
셀영역(A)에는 메모리셀 트랜지스터(170)가 위치하고, 주변영역(B)에는 주변회로 트랜지스(180)가 위치한다. 메모리셀 트랜지스터(170)는 활성영역(115) 상에 차례로 적층된 게이트 절연막(130), 부유 게이트 전극(140), 게이트 층간 절연막(150), 및 제어 게이트 전극(160)을 포함하고, 주변회로 트랜지스터(180)는 활성영역(115) 상에 차례로 적층된 게이트 절연막(135), 및 주변회로 게이트 전극(145)을 포함한다. 또 부유 게이트 전극(140) 및 주변회로 게이트 전극(145) 양측의 활성영역(115)에 소오스/드레인 영역(미도시)이 위치한다.
게이트 절연막(130,135)은 게이트 전극과 기판의 채널영역 사이에 높은 전계가 유기될 때, 전하가 이동할 수 있는 터널링 절연막으로 사용되며, 예컨대, 게이트 절연막(130,135)은 실리콘 산화막일 수 있다. 게이트간절연막(150)은 프로그램동작시 채널영역으로부터 부유 게이트 전극으로 주입된 전하가 제어 게이트 전극으로 이동하는 것을 방지하는 기능을 수행하며, 예컨대, 게이트간절연막(150)은 산화막, 질화막 또는 이들의 조합에 의한 다층막, 예를 들어 산화막-질화막-산화막의 다층 구조로 이루어질 수 있다. 또한 게이트간절연막(150)은 부유 게이트 전극과 제어 게이트 전극 사이의 높은 커플링 비율을 위해서 높은 유전상수를 갖는 물질, 예를 들어 알루미늄 산화막 등으로 이루어질 수 있다. 제어 게이트 전극(160)은 활성영역 및 소자분리막 상으로 연장되어 워드라인으로 사용되며, 예컨대 실리콘 또는 실리콘 및 실리사이드의 다층 구조로 이루어질 수 있다. 워드라인 방향으로 소자분리막에 의해서 격리된 부유 게이트 전극들은 동일한 제어 게이트 전극에 의해 제어된다. 한편, 각 활성영역에서 비트라인 방향으로 배열된 부유 게이트 전극들은 서로 다른 제어 게이트 전극에 의해서 제어된다.
부유 게이트 전극(140)은 전하저장요소로 사용되며, 제1 하부 실리콘 패턴 (142)과 제1 상부 실리콘 패턴(144)으로 이루어진다. 주변회로 게이트 전극(145)은 제2 하부 실리콘 패턴(147)과 제2 상부 실리콘 패턴(149)으로 이루어진다. 제1 및 제2 상부 실리콘 패턴(144,147)은 제1 및 제2 하부 실리콘 패턴(142,147)으로부터 선택적 에피택시얼 성장된 것으로, 제1 및 제2 하부 실리콘 패턴(142,147)과 같은 결정 구조를 갖는다. 본 실시예에서, 부유 게이트 전극(140)은 "T"형의 역상 단면을 갖지만, 이에 한정되지 않는다. 부유 게이트 전극(140)은 다양한 형태의 단면을 가질 수 있다.
제1 및 제2 하부 실리콘 패턴(142,147)의 폭이 활성영역의 폭(115)과 같은 것으로 도시되어 있으나, 이에 한정되지 않는다. 즉, 제1 및 제2 하부 실리콘 패턴(142,147)의 폭이 활성영역의 폭(115)보다 더 클 수 있다. 제1 및 제2 하부 실리콘 패턴(142,147)의 폭이 활성영역의 폭(115)과 같은 경우에는 반도체 장치의 고집적화에 유리하고, 제1 및 제2 하부 실리콘 패턴(142,147)의 폭이 활성영역의 폭(115)보다 더 큰 경우에는 제1 하부 실리콘 패턴(142)이 게이트 절연막(130)을 식각 손상 등으로부터 보호할 수 있어, 제어 게이트 전극(160)의 하부면이 부유 게이트 전극(140)의 하부면보다 더 낮게 형성될 수 있다. 이에 의해, 부유 게이트 전극(140)과 제어 게이트 전극(160) 간 커플링 비율이 증가할 수 있다.
제1 상부 실리콘 패턴(144)의 폭은 제1 하부 실리콘 패턴(142)의 폭보다 작고, 제2 상부 실리콘 패턴(149)의 폭은 제2 하부 실리콘 패턴(147)의 폭보다 작거나 같을 수 있다. 또, 제1 및 제2 상부 실리콘 패턴의 두께(144,149)는 제1 및 제2 하부 실리콘 패턴(142,147)의 두께보다 클 수 있다.
제1 상부 실리콘(144)의 두께가 클수록 커플링 비율이 증가하지만, 인접하는 부유 게이트 전극(140)에 전기적 간섭을 일으켜 반도체 장치의 오동작을 유발할 수 있다. 따라서 제1 상부 실리콘 패턴(144)의 폭은 가능한 작게 하고, 두께는 가능한 크게 하는 것이 바람직하다. 본 실시예에 따르면, 선택적 에피택시얼 성장 기술을 사용하여 제1 상부 실리콘 패턴(144)을 형성함으로써 그 폭은 작게 하고, 그 두께는 크게 할 수 있다.
또, 별도의 추가 공정없이 제2 하부 실리콘 패턴(147) 상에 제2 상부 실리콘 패턴(149)을 형성할 수 있고, 제2 상부 실리콘 패턴(149)은 제어 게이트 전극(160) 및 부유 게이트 전극(140)을 형성하기 위한 식각 공정에서 제2 하부 실리콘 패턴(147)이 과잉 식각되어 그 아래의 활성영역(115)이 패이는 피팅(pitting)이 발생하는 것을 방지할 수 있다.
본 실시예에서, 반도체 장치는 제1 하부 실리콘 패턴(142)의 상부면과 게이트간절연막(150) 하부면 사이에 위치하는 완충 절연막 패턴(미도시)과 제1 하부 실리콘 패턴(142)의 측벽과 게이트간절연막(150)의 하부면 사이에 위치하는 완충 스페이서(미도시)를 더 포함할 수 있다. 완충 절연막 패턴은 제1 하부 실리콘 패턴(142)의 식각 손상을 예방하기 위한 것이고, 완충 스페이서는 게이트 절연막(130)의 식각 손상을 예방하기 위한 것이다. 완충 절연막 패턴 및 완충 스페이서는 후술하는 반도체 장치의 형성 방법에서 더욱 상세하게 설명된다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 개략적으로 보여주는 단면도이다. 본 실시예에서는 전술한 제2 실시예와 중복되는 설명을 생략하고, 차이 나는 부분을 위주로 설명한다.
도 7을 참조하면, 부유 게이트 전극(140)은 전술한 실시예와 달리 "┗"형 또는 "┛"의 단면을 갖는다. 제1 상부 실리콘 패턴(144)이 제1 하부 실리콘 패턴(142) 상부면의 일측에 규칙적으로 배치된다. 즉, 부유 게이트 전극(140)의 단면적이 작은 부분(제1 하부 실리콘 패턴(142)만 있는 경우)과 큰 부분(제1 하부 실리콘 패턴(142)과 제1 상부 실리콘 패턴(144)이 모두 있는 경우)이 서로 대향하도록 배치된다. 이에 의해, 인접한 부유 게이트 전극(140) 간의 기생 커패시턴스는 최소로 하면서 부유 게이트 전극(140)과 제어 게이트 전극(160) 간 커플링 비율은 최대로 할 수 있다. 이에 더하여, 활성영역(115) 방향으로 인접한 부유 게이트 전극(140)의 제1 상부 실리콘 패턴(144)은 서로 엇갈리는 방향(지그 재그 방향)으로 배치됨으로써, 즉 "┗"형과 "┛"형의 부유 게이트 전극(140)이 교대로 배치됨으로써, 활성영역(115) 방향으로 인접한 부유 게이트 전극(140) 간에도 기생 커패시턴스를 최소로 할 수 있다.
다시 도 7을 참조하면, 제2 상부 실리콘 패턴(149)의 폭은 제2 하부 실리콘 패턴(147)의 폭과 같다. 따라서 본 실시예에서 제2 상부 실리콘 패턴(149)은 부유 게이트 전극(140)을 형성하는 식각 공정에서 제2 하부 실리콘 패턴(147)이 과잉 식각되어 활성영역(115)에 피팅이 발생하는 것을 더욱 효과적으로 방지할 수 있다.
(반도체 장치의 형성 방법)
도 8a 내지 도 8e는 본 발명의 제4 실시예에 따른 반도체 장치의 형성 방법 을 설명하기 위한 단면도들이다. 본 실시예에서는 모스 트랜지스터의 형성 방법을 예로 들어 설명한다.
도 8a를 참조하면, 반도체 기판(110) 상에 예비 게이트 절연막(131), 하부 실리콘층(141), 및 트렌치 마스크(210)가 형성된다. 예비 게이트 절연막(131), 하부 실리콘층(141), 및 트렌치 마스크(210)는 잘 알려진 박막형성 공정을 통해 형성될 수 있다. 또 예비 게이트 절연막(131)은 실리콘 산화물로 형성될 수 있고, 하부 실리콘층(141)은 단결정 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 트렌치 마스크(210)는 실리콘 질화물로 형성될 수 있다.
도 8b를 참조하면, 트렌치 마스크(210)를 식각 마스크로 사용하는 식각 공정을 진행하여 반도체 기판(110)에 활성 영역(115)을 한정하는 트렌치(120t)가 형성된다. 또, 활성영역(115) 상에 게이트 절연막(130)과 하부 실리콘 패턴(142)이 형성된다.
도 8c를 참조하면, 트렌치(120t)를 채우는 예비 소자분리막을 형성한 후 트렌치 마스크(210)의 상부면을 노출하는 평탄화 공정을 진행하여 소자분리막(120)이 형성된다.
도 8d를 참조하면, 식각 공정을 진행하여 트렌치 마스크(210)가 제거되고, 하부 실리콘 패턴(142)을 노출하는 갭영역(210g)이 형성된다. 하부 실리콘 패턴(142)의 상부면은 소자분리막(120)의 상부면보다 낮다. 이때 식각 공정에서 소자분리막(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 트렌치 마스크(210)가 선택적으로 제거되고, 갭영역(210g)이 균일하게 형성될 수 있다. 따라서 트렌치 마스크(210)와 소자분리막(120)은 서로 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다. 예컨대, 트렌치 마스크(210)는 실리콘 질화물로 형성될 수 있고, 소자분리막(120)은 실리콘 산화물로 형성될 수 있다.
도 8e를 참조하면, 하부 실리콘 패턴(142)으로부터 선택적 에피택시얼 성장시켜 갭영역(210g)을 채우는 예비 상부 실리콘 패턴을 형성한 후, 소자분리막(120)의 상부면을 노출하는 평탄화 공정을 진행하여 상부 실리콘 패턴(144)이 형성된다. 이에 의해, 하부 실리콘 패턴(142)과 상부 실리콘 패턴(144)으로 이루어지는 게이트 전극(140)이 형성된다. 이어서 게이트 전극(140) 양측의 활성영역에 소오스/드레인 영역(미도시)을 형성하면 트랜지스터가 완성된다.
본 실시예에 따르면, 디자인 룰이 감소하더라도 내부에 보이드와 같은 결함을 갖지 않는 게이트 전극이 형성될 수 있다. 즉, 큰 종횡비를 갖는 게이트 전극이 균일하게 형성될 수 있다.
도 9a 내지 도 9g는 본 발명의 제5 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다. 본 실시예에서는 플래시 메모리 장치의 형성 방법을 예로 들어 설명한다.
도 9a를 참조하면, 셀영역(A)과 주변영역(B)을 포함하는 반도체 기판(110) 상에 예비 게이트 절연막(131), 하부 실리콘층(141), 및 트렌치 마스크(210)가 형성된다. 예비 게이트 절연막(131), 하부 실리콘층(141), 및 트렌치 마스크(210)는 잘 알려진 박막형성 공정을 통해 형성될 수 있다. 또, 예비 게이트 절연막(131)은 실리콘 산화물로 형성될 수 있고, 하부 실리콘층(141)은 단결정 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 트렌치 마스크(210)는 실리콘 질화물로 형성될 수 있다.
도 9b를 참조하면, 트렌치 마스크(210)를 식각 마스크로 사용하는 식각 공정을 진행하여 반도체 기판(110)에 활성 영역(115)을 한정하는 트렌치(120t)가 형성된다. 또, 셀영역(A)의 활성영역(115) 상에 제1 게이트 절연막(130)과 제1 하부 실리콘 패턴(142)이 형성되고, 주변영역(B)의 활성영역(115) 상에 제2 게이트 절연막(135)과 제2 하부 실리콘 패턴(147)이 형성된다.
도 9c를 참조하면, 트렌치(120t)를 채우는 예비 소자분리막을 형성한 후 트렌치 마스크(210)의 상부면을 노출하는 평탄화 공정을 진행하여 소자분리막(120)이 형성된다.
소자분리막(120)은 잘 알려진 박막형성 공정을 통해 실리콘 산화물로 형성될 수 있다. 소자분리막(120)을 형성하기 전에, 트렌치(120t) 내벽에 반도체 기판(110)을 식각하는 동안 발생한 식각 손상을 치유하기 위한 열산화막(미도시)이 형성될 수 있다. 또 열산화막 상에는 활성영역(115)으로 불순물이 침투하는 것을 차단하기 위한 라이너막(미도시)이 더 형성될 수 있다.
상기 평탄화 공정에서는 트렌치 마스크(210)에 대해 식각 선택성을 갖는 슬러리를 사용하는 화학-기계적 연마(chemical mechanical polishing, CMP) 기술이 사용될 수 있다.
도 9d를 참조하면, 식각 공정을 진행하여 트렌치 마스크(210)를 제거한 후 반도체 기판(110) 상에 주형막(220)이 형성된다.
상기 식각 공정에서 소자분리막(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 트렌치 마스크(210)가 선택적으로 제거될 수 있다. 따라서 트렌치 마스크(210)와 소자분리막(120)은 서로 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다. 예컨대, 트렌치 마스크(210)는 실리콘 질화물로 형성될 수 있고, 소자분리막(120)은 실리콘 산화물로 형성될 수 있다.
주형막(220)이 제1 및 제2 하부 실리콘 패턴(142,147) 및 소자분리막(120) 상에 콘포말하게 형성된다. 주형막(220)은 제1 및 제2 하부 실리콘 패턴(142,147)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 주형막(220)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 산화막 및 금속 질화막 중에서 선택된 적어도 한가지일 수 있다. 후술하는 바와 같이, 주형막(220)의 두께는 본 발명에 따른 부유 게이트 전극의 모양을 결정하는 공정 파라미터이기 때문에 정밀하게 조절되는 것이 바람직하다. 이를 위해, 저압 화학기상 증착 또는 원자층 증착 기술이 사용될 수 있다.
도 9e를 참조하면, 제1 및 제2 하부 실리콘 패턴(142,147)의 상부면이 노출될 때까지 주형막(210)이 식각된다. 이때 에치백(etch back)과 같은 이방성 식각 방법이 사용될 수 있다. 이에 의해, 소자분리막(120)의 상부 측벽에는 하부 실리콘 패턴(142,147)의 상부면 가장자리를 덮는 주형 스페이서(225)가 형성된다. 이어서, 주형 스페이서(225)에 의해 노출된 하부 실리콘 패턴(142,147)으로부터 선택적 에피택시얼 성장시켜 예비 상부 실리콘 패턴을 형성한 후, 주형 스페이서(225) 를 노출하는 평탄화 공정을 진행하여 제1 및 제2 상부 실리콘 패턴(144,149)이 형성된다. 상기 제1 및 제2 하부 실리콘 패턴(142,147)이 다결정 실리콘인 경우 상기 선택적 에피택시얼 성장 공정은 예컨대 다음과 같은 조건에서 진행될 수 있다. 공정온도는 600~650℃이고, 공정압력은 15~25Pa일 수 있다. 또 공정가스인 SiH4와 Cl2의 유량은 각각 80~90sccm과 30~40sccm일 수 있다. 이에 의해, 셀영역(A)에서는 제1 하부 실리콘 패턴(142)과 제1 상부 실리콘 패턴(144)으로 구성되는 "T"형의 역상 단면을 갖는 부유 게이트 패턴(140)이 형성되고, 주변영역(B)에서는 제2 하부 실리콘 패턴(147)과 제2 상부 실리콘 패턴(149)으로 구성되는 주변회로 게이트 패턴(145)이 형성된다.
본 실시예에 따르면, 제1 상부 실리콘 패턴(144)은 주형 스페이서(225)를 주형으로 사용하여 형성되기 때문에, 제1 하부 실리콘 패턴(142)의 중앙에 자동적으로 정렬된다. 또, 에피택시 성장 기술을 사용함으로써 주형 스페이서(225) 사이의 간격이 좁아도 제1 상부 실리콘 패턴(144)이 균일하게 형성될 수 있다. 즉, 제1 상부 실리콘 패턴(144) 내부에 보이드와 같은 결함이 발생하지 않는다. 또, 주변영역(B)에서 별도의 추가 공정없이 제2 하부 실리콘 패턴(147) 상에 제2 상부 실리콘 패턴(149)이 형성될 수 있다. 후술하는 바와 같이, 제2 상부 실리콘 패턴(149)에 의해 활성영역(115)에 피팅이 발생하는 것이 방지될 수 있다.
도 9f를 참조하면, 제1 및 제2 상부 실리콘 패턴(144,149)과 제1 및 제2 하부 실리콘 패턴(142, 147)을 식각 마스크로 사용하는 식각 공정을 진행하여 소자분 리막(120)이 리세스된다. 이에 의해, 소자분리막(120)의 상부면은 제1 및 제2 하부 실리콘 패턴(142,147)의 하부면까지 낮아진다. 소자분리막(120)의 상부면이 낮아질수록 후속 공정에서 형성되는 부유 게이트 전극과 제어 게이트 전극의 커플링 비율이 증가하지만, 제1 및 제2 게이트 절연막(130,135)이 상기 식각 공정에 의해 손상될 수 있다. 따라서 이러한 점들을 고려하여 소자분리막(120)을 리세스시키는 식각 공정의 조건들을 결정하는 것이 바람직하다.
본 실시예에서, 소자분리막(120)을 리세스시키는 동안 주형 스페이서(225)는 제거될 수 있다. 이에 따라, 제1 및 제2 상부 실리콘 패턴(144,149)과 접촉하는 영역을 제외한 제1 및 제2 하부 실리콘 패턴(142,147)의 상부면은 노출된다. 주형 스페이서(225)는 추가적인 공정을 통해 제거될 수도 있다.
도 9g를 참조하면, 반도체 기판(110) 상에 부유 게이트 패턴(140) 및 주변회로 게이트 패턴(145)을 덮는 예비 게이트간절연막(151)과 제어 게이트 도전막(161)이 형성된다.
예비 게이트간절연막(151)과 제어 게이트 도전막(161)은 잘 알려진 박막형성 공정을 통해 형성될 수 있다. 예비 게이트간절연막(151)은 산화막-질화막-산화막의 다층막으로 형성되거나 알루미늄 산화막으로 형성될 수 있고, 제어 게이트 도전막(161)은 실리콘 또는 실리콘 및 실리사이드의 적층 구조로 형성될 수 있다.
이어서, 식각 공정을 진행하여 셀영역(A)에서는 제어 게이트 도전막(161), 예비 게이트간절연막(151), 및 부유 게이트 패턴(140)을 패터닝되어 제어 게이트 전극, 게이트간절연막, 및 부유 게이트 전극이 형성되고, 주변영역(B)에서는 주변 회로 게이트 패턴(145)이 패터닝되어 주변회로 게이트 전극이 형성된다. 또 이온주입 공정을 진행하여 부유 게이트 전극 및 주변회로 게이트 전극 양측의 활성영역에 소오스/드레인 영역이 형성된다.
본 실시예에서, 주변회로 게이트 전극의 워드라인은 다양한 방법으로 형성될 수 있다. 예컨대, 제어 게이트 도전막(161)을 형성하기 전에 주변영역(B)의 예비 게이트간절연막(151)을 제거하거나, 주변회로 게이트 패턴(145)과 제어 게이트 도전막(161)을 버팅 콘택으로 연결함으로써 후속 공정에서 패터닝되는 제어 게이트 도전막이 워드라인으로 사용될 수 있다. 또는 예비 게이트간절연막(151)과 제어 게이트 도전막(161)을 제거한 후 주변회로 게이트 전극과 전기적으로 연결되는 별도의 도전라인이 형성될 수 있고, 이 도전라인이 주변회로 게이트 전극의 워드라인으로 사용될 수도 있다.
본 실시예에 따르면, 상기 식각 공정이 진행되는 동안 제2 하부 실리콘 패턴(147) 상에 형성된 제2 상부 실리콘 패턴(149)에 의해 제2 하부 실리콘 패턴(147) 아래의 활성영역(115)에 피팅이 발생하는 것이 방지될 수 있다.
도 10a 및 도 10b는 본 발명의 제6 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 10a 및 도 10b를 참조하면, 예비 게이트간절연막(151)을 형성하기 전에 주형 스페이서(225)를 완전히 제거하지 않고 제1 및 제2 하부 실리콘 패턴(142,147)의 상부에 소정의 두께로 남아 완충 절연막 패턴(227)이 형성된다. 이와 같이 형성된 완충 절연막 패턴(227)은 제어 게이트 도전막(161), 예비 게이트간절 연막(151), 및 부유 게이트 패턴(140)을 패터닝하는 식각 공정에서 그 하부에 배치된 제1 및 제2 하부 실리콘 패턴(142,147)을 보호한다.
본 실시예에서, 부유 게이트 패턴(140) 및 주변회로 게이트 패턴(145)의 단면 모양이 "T"형의 역상이기 때문에, 부유 게이트 패턴(140) 및 주변회로 게이트 패턴(145)의 최소 두께(양측 가장자리의 두께)는 최대 두께(중앙부의 두께)보다 제1 상부 실리콘 패턴(144) 또는 제2 상부 실리콘 패턴(149)의 두께만큼 작다. 그러나 제1 및 제2 상부 실리콘 패턴(144,149)과 접촉하지 않는 제1 및 제2 하부 실리콘 패턴(142,147)의 상부에 형성된 완충 절연막 패턴(227)이 상기 식각 공정에서 제1 및 제2 상부 실리콘 패턴(144,149)이 식각될 때 식각 중지막으로 사용되어 제1 및 제2 하부 실리콘 패턴(142,147)이 보호된다. 이에 의해, 부유 게이트 패턴(140) 및 주변회로 게이트 패턴(145)의 두께가 최소인 영역에서 제1 및 제2 하부 실리콘 패턴(142,147)이 제거되어 활성 영역(115)에 피팅이 발생하는 것이 방지될 수 있다.
도 11a 및 도 11b는 본 발명의 제7 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 11a 및 도 11b를 참조하면, 소자분리막(120)을 리세스하는 단계(도 9f 참조)는 게이트 절연막(130)이 노출되지 않는 깊이까지 실시된다. 이어서, 반도체 기판(110) 상에 부유 게이트 패턴(140)을 덮는 완충 절연막(230)을 콘포말하게 형성한 후, 제1 및 제2 상부 실리콘 패턴(144,149)의 상부면이 노출될 때까지 완충 절연막(230)이 이방성 식각된다. 이때, 완충 절연막(230)은 실리콘 산화막, 실리 콘 질화막, 실리콘 산화질화막 및 금속 질화막 중에서 선택된 적어도 한가지일 수 있다.
이에 따라, 제1 및 제2 하부 실리콘 패턴(142,147)의 상부에는 완충 절연막 패턴(232)이 형성되고, 제1 및 제2 하부 실리콘 패턴(142,147)의 측벽에는 완충 스페이서(234)가 형성된다. 이때, 소자분리막(120)은 리세스되어 완충 스페이서(234)의 사이에서 부유 게이트 패턴(140) 및 주변회로 게이트 패턴(145)보다 낮은 상부면을 갖는다. 완충 절연막 패턴(232) 및 완충 스페이서(234)가 형성된 반도체 기판(110) 상에 예비 게이트간절연막(151) 및 제어 게이트 도전막(161)이 형성된다. 이어서, 이들을 패터닝하여 활성영역(115)과 소자분리막 상으로 연장되는 워드라인이 형성된다. 워드라인이 형성되는 단계는 앞서 설명된 실시예들과 동일하다. 결과적으로, 완충 절연막 패턴(232)은 제1 및 제2 하부 실리콘 패턴(142,147)의 상부면과 예비 게이트간절연막(151)의 하부면 사이에 개재된다.
앞서 도 10a 및 도 10b를 참조하여 설명한 실시예에서 설명한 것처럼, 완충 절연막 패턴(232)에 의해, 제어 게이트 전극 및 부유 게이트 전극을 형성하기 위한 식각 공정에서 제1 및 제2 상부 실리콘 패턴(144,149)이 식각될 때 제1 및 제2 하부 실리콘 패턴(142,147)이 식각되는 문제는 방지될 수 있다. 또한, 완충 스페이서(234)는 제1 및 제2 하부 실리콘 패턴(142,147)의 측벽과 예비 게이트간절연막(151)의 하부면 사이에 개재되며, 게이트 절연막(130)이 노출되는 문제가 방지될 수 있다. 한편, 본 실시예에서, 예비 게이트간절연막(151)을 형성하기 전에, 소자분리막(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 완충 스페이서 (234)가 제거될 수도 있다.
도 12a 내지 도 12g는 본 발명의 제8 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 12a를 참조하면, 반도체 기판(100)의 소정영역 상에 트렌치 마스크(210)가 형성된다. 트렌치 마스크(210)는 패드 산화막(212)과 마스크 질화막(214)의 다층막으로 형성될 수 있다. 또, 트렌치 마스크(210)는 마스크 질화막(214) 상에 형성되는 실리콘 산화막(예를 들어, 중온 산화막(medium temperature oxide, MTO)) 및 반사 방지막을 더 포함할 수 있다. 이에 더하여, 트렌치 마스크(210)를 구성하는 막들의 종류, 두께 및 적층 순서는 다양하게 변형될 수 있다.
트렌치 마스크(210)를 식각 마스크로 사용하는 식각 공정을 진행하여 반도체 기판(110)에 활성영역(115)을 한정하는 트렌치(120t)가 형성된다. 상기 식각 공정에서 트렌치 마스크(210)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 반도체 기판(110)을 이방성 식각하는 방법이 사용될 있다.
도 12b를 참조하면, 트렌치(120t)를 채우는 예비 소자분리막을 형성한 후, 트렌치 마스크(210)의 상부면을 노출하는 평탄화 공정을 진행하여 소자분리막(120)이 형성된다.
도 12c를 참조하면, 식각 공정을 진행하여 트렌치 마스크(210)을 제거하고, 활성영역(115)의 상부면을 노출하는 갭영역(214g)이 형성된다. 상기 식각 공정은 소자분리막(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 마스크 질화막(214)을 제거하는 단계와 반도체 기판(110)에 대해 식각 선택성을 갖는 식각 레 서피를 사용하여 패드 산화막(212)을 제거하는 단계를 포함할 수 있다.
한편, 소자분리막(120)의 노출된 측벽은 패드 산화막(112)을 제거하는 단계에서 소정의 두께로 식각될 수 있다. 이에 따라, 갭영역(214g)의 폭은 활성영역(115)의 폭보다 넓어질 수 있다. 본 실시예에 따르면, 소자분리막(120)이 패드 산화막(212)과 같은 물질(즉, 실리콘 산화물)로 형성되기 때문에, 별도의 공정이 없어도 갭영역(214g)의 폭이 확장될 수 있다. 이렇게 갭영역(214g)의 폭 확장은 비휘발성 메모리 장치의 부유 게이트 전극의 폭을 확장시킬 뿐만 아니라 소자분리막(120)의 상부면을 리세스시키는 후속 공정에서 게이트 절연막이 손상되는 문제를 방지할 수 있게 한다(도 12g참조).
이어서, 노출된 활성영역(115)의 상부면에 제1 및 제2 게이트 절연막(130,135)이 형성된다. 제1 및 제2 게이트 절연막(130,135)은 열산화 공정을 통해 실리콘 산화물로 형성되거나 유전 상수가 높은 금속 절연물로 형성될 수 있다.
도 12d를 참조하면, 확장된 갭영역(214g)을 채우는 예비 하부 실리콘층을 형성한 후 소자분리막(120)의 상부면을 노출하는 평탄화 공정을 진행하여 제1 및 제2 하부 실리콘층(141,146)이 형성된다. 제1 및 제2 하부 실리콘층(141,146)은 단결정 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 이때, 상술한 갭영역(214g)의 폭 확장 때문에, 제1 및 제2 하부 실리콘층(141,146)의 폭은 활성영역(115)의 폭보다 크다.
제1 및 제2 하부 실리콘층(141,146)은 잘 알려진 박막형성 공정, 예컨대 화학기상 증착 공정을 통해 형성될 수 있다. 상기 평탄화 공정에서는 소자분리막 (120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 화학-기계적 연마 기술이 사용될 있다. 이때 사용되는 슬러리는 실리콘 산화막의 식각 속도에 대한 실리콘의 식각 속도가 큰 식각 특성(즉, 큰 식각 선택성)을 제공할 수 있는 물질을 포함하는 것이 바람직하다.
도 12e를 참조하면, 식각 공정을 진행하여 제1 및 제2 하부 실리콘층(141,146)의 상부를 제거하고, 갭영역(214g)의 하부에 제1 및 제2 하부 실리콘 패턴(142,147)이 형성된다. 상기 식각 공정에서 소자분리막(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 이방성 식각 방법이 사용될 수 있다. 이때, 제1 및 제2 하부 실리콘층(141,146)이 식각되는 깊이는 갭영역(214g)의 깊이보다 작다. 이에 따라, 제1 및 제2 하부 실리콘 패턴(142,147)이 갭영역(214g)의 하부에 형성되고, 소자분리막(120)의 상부 측벽이 노출된다. 즉, 제1 및 제2 하부 실리콘 패턴(142,147)은 소자분리막(120)의 상부면보다 낮은 상부면을 갖는다.
이어서, 제1 및 제2 하부 실리콘 패턴(142,147)이 형성된 반도체 기판(110) 상에 주형막(220)이 콘포말하게 형성된다. 주형막(220)은 제1 및 제2 하부 실리콘 패턴(142,147)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 주형막(220)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 산화막 및 금속 질화막 중에서 선택된 적어도 한가지일 수 있다. 상술한 바와 같이, 주형막(220)의 두께는 본 발명에 따른 부유 게이트 전극의 모양을 결정하는 공정 파라미터이기 때문에 정밀하게 조절되는 것이 바람직하다. 이를 위해, 저압 화학기상 증착 또는 원자층 증착 기술이 사용될 수 있다. 이에 더하여, 제1 및 제2 하부 실리콘층(141,146)의 식각 깊이 및 소자분리막(120)의 노출되는 측벽 높이는 부유 게이트 전극의 모양에 영향을 미치는 공정 파라미터들이기 때문에, 이들 역시 정밀하게 조절되는 것이 바람직하다.
도 12f를 참조하면, 제1 및 제2 하부 실리콘 패턴(142,147)의 상부면이 노출될 때까지 주형막(210)이 식각된다. 이때 에치백(etch back)과 같은 이방성 식각 방법이 사용될 수 있다. 이에 의해, 소자분리막(120)의 상부 측벽에는 하부 실리콘 패턴(142,147)의 상부면 가장자리를 덮는 주형 스페이서(225)가 형성된다. 이어서, 주형 스페이서(225)에 의해 노출된 하부 실리콘 패턴(142,147)으로부터 선택적 에피택시얼 성장시켜 예비 상부 실리콘 패턴을 형성한 후, 주형 스페이서(225)를 노출하는 평탄화 공정을 진행하여 제1 및 제2 상부 실리콘 패턴(144,149)이 형성된다. 이에 의해, 셀영역(A)에서는 제1 하부 실리콘 패턴(142)과 제1 상부 실리콘 패턴(144)으로 구성되는 "T"형의 역상 단면을 갖는 부유 게이트 패턴(140)이 형성되고, 주변영역(B)에서는 제2 하부 실리콘 패턴(147)과 제2 상부 실리콘 패턴(149)으로 구성되는 주변회로 게이트 패턴(145)이 형성된다.
도 12g를 참조하면, 제1 및 제2 상부 실리콘 패턴(144,149)과 제1 및 제2 하부 실리콘 패턴(142, 147)을 식각 마스크로 사용하는 식각 공정을 진행하여 소자분리막(120)이 리세스된다.
본 실시예에 따르면, 제1 및 제2 게이트 절연막(130,135)은 제1 및 제2 하부 실리콘 패턴(142,147)에 의해 보호되기 때문에 소자분리막(120)의 상부면은 제1 및 제2 게이트 절연막(130,135)의 상부면보다 더 낮아질 수 있다. 이에 의해, 후속 공정에서 형성되는 제어 게이트 전극과 부유 게이트 전극의 커플링 비율이 증가할 수 있으며, 인접하는 부유 게이트 전극 간 기생 커패시턴스가 감소할 수 있다.
도 13a 및 도 13b는 본 발명의 제9 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다. 전술한 실시예들에서 제1 및 제2 하부 실리콘 패턴(142,147)을 형성하는 공정은 본 실시예에서도 적용될 수 있다. 따라서 본 실시예에서는 제1 및 제2 상부 실리콘 패턴(144,149)을 형성하는 공정이 주로 설명된다.
도 13a를 참조하면, 제1 및 제2 하부 실리콘 패턴(142,147)이 형성된 반도체 기판(110) 상에 주형 마스크(240)가 형성된다. 셀영역(A)에서는 주형 마스크(240)에 의해 제1 하부 실리콘 패턴(142) 상부면의 일부가 노출되고, 주변영역(B)에서는 제2 하부 실리콘 패턴(147) 상부면의 전부가 노출된다.
도 13b를 참조하면, 제1 및 제2 하부 실리콘 패턴(142,147)으로부터 선택적 에피택시얼 성장시켜 예비 상부 실리콘 패턴을 형성한 후 소자분리막(120)의 상부면을 노출하는 평탄화 공정을 진행하여 제1 및 제2 상부 실리콘 패턴(144,149)이 형성된다. 또 소자분리막(120) 상부 측벽의 일측에 스페이서(245)가 형성된다.
본 실시예에 따르면, 제2 상부 실리콘 패턴(149)은 제2 하부 실리콘 패턴(147)과 동일한 폭으로 형성될 수 있다. 따라서 후속 공정에서 제어 게이트 전극 및 부유 게이트 전극을 형성하기 위한 식각 공정이 진행되는 동안 제2 하부 실리콘 패턴(147) 상에 형성된 제2 상부 실리콘 패턴(149)에 의해 제2 하부 실리콘 패턴(147) 아래의 활성영역(115)에 피팅이 발생하는 것이 방지될 수 있다. 또 에피택 시얼 성장 기술을 사용함으로써 소자분리막(120)과 주형 마스크(240) 사이의 간격이 좁아도 제1 상부 실리콘 패턴(144)이 균일하게 형성될 수 있다. 본 실시예에 따르면, 워드라인 방향으로는 동일 모양의 단면을 갖는 부유 게이트 패턴("┗"형의 단면을 갖는 부유 게이트 패턴 또는 "┛"형의 단면을 갖는 부유 게이트 패턴)이 형성되지만, 활성영역 방향으로는 "┗"형의 단면을 갖는 부유 게이트 패턴과 "┛"형의 단면을 갖는 부유 게이트 패턴이 교대로 형성되기 때문에 인접하는 부유 게이트 간 기생 커패시턴스를 최소로 할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
본 발명의 실시예들에 따르면, 셀영역뿐만 아니라 주변영역에서도 하부 실리콘 패턴 상에 상부 실리콘 패턴이 형성되므로, 부유 게이트 전극 및 주변회로 게이트 전극을 형성하는 식각 공정에 의해 주변영역의 활성영역이 패이는 문제(피팅)가 방지될 수 있다.
본 발명의 실시예들에 따르면, 에피택시얼 성장 기술을 사용하여 상부 실리콘 패턴이 균일하게 형성될 수 있다. 따라서 디자인 룰이 감소하더라도 상부 실리콘 패턴 내부에 보이드와 같은 결함이 발생하지 않는다.
따라서 반도체 장치의 신뢰성 및 동작 특성이 향상될 수 있다.
Claims (28)
- 소자분리막에 의해 한정되는 반도체 기판의 활성영역 상에 위치하고, 하부 실리콘 패턴과 상부 실리콘 패턴으로 구성되는 제1 게이트 전극;상기 활성영역과 상기 제1 게이트 전극 사이에 위치하는 게이트 절연막;상기 제1 게이트 전극 상에 위치하여 상기 활성 영역 및 상기 소자분리막 상으로 연장되는 제2 게이트 전극; 및상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 게이트간절연막을 포함하며,상기 상부 실리콘 패턴의 폭은 상기 하부 실리콘 패턴의 폭보다 작고, 상기 상부 실리콘 패턴은 상기 하부 실리콘 패턴으로부터 선택적 에피택시얼 성장된 반도체 장치.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 하부 실리콘 패턴의 상부면과 상기 게이트간절연막 하부면 사이에 위치하고, 상기 하부 실리콘 패턴의 식각 손상을 예방하기 위한 완충 절연막 패턴을 더 포함하는 반도체 장치.
- 제 4 항에 있어서,상기 하부 실리콘 패턴의 측벽과 상기 게이트간절연막의 하부면 사이에 위치하고, 상기 게이트 절연막의 식각 손상을 예방하기 위한 완충 스페이서를 더 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제2 게이트 전극의 하부면은 상기 제1 게이트 전극의 하부면보다 낮은 반도체 장치.
- 반도체 기판의 셀영역과 주변영역 상에 각각 위치하는 메모리셀 트랜지스터와 주변회로 트랜지스터를 포함하며,상기 메모리셀 트랜지스터는,소자분리막에 의해 한정된 반도체 기판의 활성영역 상에 위치하고, 제1 하부 실리콘 패턴과 제1 상부 실리콘 패턴으로 구성되는 부유 게이트 전극,상기 활성영역과 상기 부유 게이트 전극 사이에 위치하는 제1 게이트 절연막,상기 부유 게이트 전극 상에 위치하여 상기 활성영역 및 상기 소자분리막 상으로 연장되는 제어 게이트 전극, 및상기 부유 게이트 전극과 상기 제어 게이트 전극 사이에 위치하는 게이트 층간 절연막을 포함하고,상기 주변회로 트랜지스터는,상기 활성영역 상에 위치하고, 제2 하부 실리콘 패턴과 제2 상부 실리콘 패턴으로 구성되는 주변회로 게이트 전극, 및상기 활성영역과 상기 주변회로 게이트 전극 사이에 위치하는 제2 게이트 절연막을 포함하며,상기 제1 및 제2 상부 실리콘 패턴은 각각 상기 제1 및 제2 하부 실리콘 패턴으로부터 선택적 에피택시얼 성장된 반도체 장치.
- 제 7 항에 있어서,상기 제1 상부 실리콘 패턴의 폭은 상기 제1 하부 실리콘 패턴의 폭보다 작고, 상기 제2 상부 실리콘 패턴의 폭은 상기 제2 하부 실리콘 패턴의 폭보다 작거나 같은 반도체 장치.
- 제 7 항에 있어서,상기 제1 및 제2 하부 실리콘 패턴의 폭은 상기 활성영역의 폭보다 크거나 같은 반도체 장치.
- 제 7 항에 있어서,상기 제1 하부 실리콘 패턴의 상부면과 상기 게이트간절연막 하부면 사이에 위치하고, 상기 제1 하부 실리콘 패턴의 식각 손상을 예방하기 위한 완충 절연막 패턴을 더 포함하는 반도체 장치.
- 제 10 항에 있어서,상기 제1 하부 실리콘 패턴의 측벽과 상기 게이트간절연막의 하부면 사이에 위치하고, 상기 게이트 절연막의 식각 손상을 예방하기 위한 완충 스페이서를 더 포함하는 반도체 장치.
- 제 7 항에 있어서,상기 제어 게이트 전극의 하부면은 상기 부유 게이트 전극의 하부면보다 낮은 반도체 장치.
- 소자분리막에 의해 한정되는 반도체 기판의 활성영역 상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양측의 상기 활성영역에 소오스/드레인 영역을 형성하는 단계를 포함하며,상기 게이트 전극을 형성하는 단계는,상기 활성영역 상에 상기 소자분리막의 상부면보다 낮은 상부면을 갖는 하부 실리콘 패턴을 형성하는 단계, 및상기 하부 실리콘 패턴을 선택적 에피택시얼 성장시켜 상부 실리콘 패턴을 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 13 항에 있어서,상기 하부 실리콘 패턴을 형성하는 단계는,상기 반도체 기판 상에 예비 게이트 절연막 및 하부 실리콘층을 형성하는 단계,상기 하부 실리콘층 상에 트렌치 마스크를 형성하는 단계,상기 트렌치 마스크를 식각 마스크로 사용하여 상기 하부 실리콘층, 상기 예비 게이트 절연막, 및 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치와, 상기 활성영역 상에 게이트 절연막과 하부 실리콘 패턴을 형성하는 단계,상기 트렌치를 채우는 예비 소자분리막을 형성한 후 상기 트렌치 마스크를 노출하는 평탄화 공정을 진행하여 상기 트렌치 마스크 패턴을 둘러싸는 상기 소자분리막을 형성하는 단계, 및상기 트렌치 마스크를 제거하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 14 항에 있어서,상기 트렌치 마스크와 상기 소자분리막은 서로 식각 선택성을 갖는 물질로 형성되는 반도체 장치의 형성 방법.
- 소자분리막에 의해 한정되고, 반도체 기판의 셀영역과 주변영역에 형성된 활성영역 상에 각각 상기 소자분리막에 의해 둘러싸인 부유 게이트 패턴 및 주변회로 게이트 패턴을 형성하는 단계;상기 소자분리막을 리세스시키는 단계;상기 반도체 기판 상에 예비 게이트간절연막, 제어 게이트 도전막을 차례로 형성하는 단계; 및상기 셀영역에서는 상기 제어 게이트 도전막, 상기 예비 게이트간절연막, 및 상기 부유 게이트 패턴을 패터닝하여 제어 게이트 전극, 게이트간절연막, 및 부유 게이트 전극을 형성하고, 상기 주변영역에서는 상기 주변회로 게이트 패턴을 패터닝하여 주변회로 게이트 전극을 형성하는 단계를 포함하며,상기 부유 게이트 패턴 및 상기 주변회로 게이트 패턴을 형성하는 단계는,상기 활성영역 상에 상기 소자분리막의 상부면보다 낮은 상부면을 갖는 하부 실리콘 패턴을 형성하는 단계,상기 하부 실리콘 패턴으로부터 상부 실리콘 패턴을 선택적 에피택시얼 성장시키는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 16 항에 있어서,상기 하부 실리콘 패턴을 형성하는 단계는,상기 반도체 기판 상에 예비 게이트 절연막 및 하부 실리콘층을 형성하는 단계,상기 하부 실리콘층 상에 트렌치 마스크를 형성하는 단계,상기 트렌치 마스크를 식각 마스크로 사용하여 상기 하부 실리콘층, 상기 예비 게이트 절연막, 및 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치와, 상기 활성영역 상에 게이트 절연막 및 하부 실리콘층을 형성하는 단계,상기 트렌치를 채우는 예비 소자분리막을 형성한 후 상기 트렌치 마스크를 노출하는 평탄화 공정을 진행하여 상기 트렌치 마스크 패턴을 둘러싸는 상기 소자분리막을 형성하는 단계, 및상기 트렌치 마스크를 제거하여 상기 소자분리막의 상부 측벽을 노출하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 16 항에 있어서,상기 하부 실리콘 패턴을 형성하는 단계는,상기 반도체 기판 상에 트렌치 마스크를 형성하는 단계,상기 트렌치 마스크를 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 상기 활성영역을 한정하는 트렌치를 형성하는 단계,상기 트렌치를 채우는 예비 소자분리막을 형성한 후 상기 트렌치 마스크를 노출하는 평탄화 공정을 진행하여 상기 트렌치 마스크 패턴을 둘러싸는 상기 소자분리막을 형성하는 단계,상기 트렌치 마스크를 제거하여 상기 활성영역의 상부면을 노출하는 갭영역을 형성하는 단계,상기 활성영역 상에 게이트 절연막을 형성하는 단계,상기 갭영역을 채우는 예비 하부 실리콘층을 형성한 후 상기 소자분리막을 노출하는 평탄화 공정을 진행하여 하부 실리콘층을 형성하는 단계, 및상기 하부 실리콘층을 리세스시켜 상기 소자분리막의 상부 측벽을 노출하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 18 항에 있어서,상기 트렌치 마스크를 형성하는 단계는 실리콘 산화막 및 실리콘 질화막을 차례로 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 19 항에 있어서,상기 트렌치 마스크를 제거하는 단계는 상기 실리콘 질화막 및 상기 실리콘 산화막을 차례로 제거하는 단계를 포함하며,상기 실리콘 산화막을 제거하는 단계는 상기 갭영역이 상기 활성영역의 상부면보다 넓은 폭을 갖도록 상기 소자분리막의 측벽을 함께 식각하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 17 항 또는 제 18 항에 있어서,상기 트렌치 마스크와 상기 소자분리막은 서로 식각 선택성을 갖는 물질로 형성되는 반도체 장치의 형성 방법.
- 제 16 항에 있어서,상기 상부 실리콘 패턴을 형성하는 단계는,상기 하부 실리콘 패턴이 형성된 상기 반도체 기판 상에 주형막을 형성하는 단계,상기 주형막을 식각하여 상기 소자분리막의 상부 측벽에 형성되어, 상기 하부 실리콘 패턴 상부면의 일부를 노출하는 주형 스페이서를 형성하는 단계, 및상기 노출된 하부 실리콘 패턴으로부터 상기 상부 실리콘 패턴을 선택적 에피택시얼 성장시키는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 22 항에 있어서,상기 소자분리막과 상기 주형막은 서로 식각 선택성을 갖는 물질로 형성되는 반도체 장치의 형성 방법.
- 제 23 항에 있어서,상기 소자분리막을 리세스시키는 단계는 상기 주형 스페이서가 상기 하부 실리콘 패턴 상에 잔존하도록 실시되는 반도체 장치의 형성 방법.
- 제 22 항에 있어서,상기 소자분리막을 리세스시키기 전에, 상기 주형 스페이서를 제거하는 단계를 더 포함하는 반도체 장치의 형성 방법.
- 제 16 항에 있어서,상기 상부 실리콘 패턴을 형성하는 단계는,상기 하부 실리콘 패턴이 형성된 상기 반도체 기판 상에, 상기 하부 실리콘 패턴을 노출하는 주형 마스크를 형성하는 단계, 및상기 노출된 하부 실리콘 패턴으로부터 상기 상부 실리콘 패턴을 선택적 에피택시얼 성장시키는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 26 항에 있어서,상기 셀영역에서 상기 주형 마스크는 상기 하부 실리콘 패턴의 일부를 노출하고,상기 주변영역에서 상기 주형 마스크는 상기 하부 실리콘 패턴의 전부를 노출하는 반도체 장치의 형성 방법.
- 제 16 항에 있어서,상기 예비 게이트 층간 절연막을 형성하기 전에,상기 부유 게이트 패턴들이 형성된 반도체 기판 상에 완충 절연막을 형성하 는 단계, 및상기 완충 절연막을 식각하여 상기 하부 실리콘 패턴의 상부면과 상기 예비 게이트간절연막의 하부면 사이에 위치하는 완충 절연막 패턴 및 상기 하부 실리콘 패턴의 측벽과 상기 예비 게이트간절연막의 하부면 사이에 개재되는 완충 스페이서를 형성하는 단계를 더 포함하는 반도체 장치의 형성 방법.
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