KR20030029032A - 선택적으로 형성되는 플로팅 게이트를 갖는 비휘발성메모리 셀 - Google Patents

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Abstract

폴리실리콘과 같은 물질의 제1 및 제2 층으로부터 형성되는 플로팅 게이트를 포함하는 비휘발성 메모리 트랜지스터가 제공된다. 제2 플로팅 게이트층이 제1 게이트층의 상부에 선택적으로 성장 또는 증착되어, 제2 플로팅 게이트층의 위치결정을 위한 마스킹의 필요성을 없앨 수 있다. 메모리 트랜지스터는 아이솔레이션 영역에 의해 분리된다. 높은 제어 게이트와 플로팅 게이트간 결합 비율을 제공하기 위해, 제2 플로팅 게이트층은 아이솔레이션 영역의 일부분과 오버랩된다. 이 공정은 보다 작은 메모리 트랜지스터를 가능하게 한다. 플로팅 게이트와 아이솔레이션간의 오버랩, 및 이에 따른 플로팅 게이트와 플로팅 게이트간의 간격은 제2 폴리실리콘층의 선택적인 증착 및 선택적인 에피택셜 성장에 의해 제어된다.

Description

선택적으로 형성되는 플로팅 게이트를 갖는 비휘발성 메모리 셀{NON-VOLATILE MEMORY CELLS WITH SELECTIVELY FORMED FLOATING GATE}
본 발명은 반도체 메모리에 관한 것으로, 특히, 비휘발성 메모리 및 이를 제조하기 위한 개선된 공정에 관한 것이다.
도1a 및 도1b는 인접한 셀 구조를 분리하는 STI(shallow trench isolation :STI) 영역을 가진, 플래시 메모리와 같은, 비휘발성 메모리 셀을 형성하기 위한 종래의 공정을 도시하고 있다. 도1a 및 도1b에 도시된 바와 같이, 선택적인 패드 옥사이드층 및 나이트라이드층을 증착한 후에, STI 영역(12)을 정의하기 위해 아이솔레이션 마스크(11)가 사용되는데, 이것은 에칭 후에, HDP(high density plasma) 옥사이드와 같은 물질로 채워진다. 이어서, CMP(chemical-mechanical polishing)가 수행되고 나이트라이드층이 제거된다.
그리고 나서, 웰(well) 및 채널 마스킹, 및 각 임플란트(implants)가 수행된다(미도시). 이어서, 메모리 어레이 영역내에 터널 옥사이드층(13)이 형성되고, 제1 폴리실리콘(폴리1)층의 증착이 수행된다. 플로팅 게이트(14)를 형성하기 위해 메모리 어레이내에 폴리실리콘층을 패터닝하도록, 개별 마스킹 및 에칭이 적용된다. 따라서, STI 영역(12)과 플로팅 게이트(14) 구조가 이 공정에서 분리된다.
플로팅 게이트(14)의 형성 후에, 옥사이드-나이트라이드-옥사이드(ONO)의 아이솔레이션 유전층의 증착, 주변 회로 영역으로부터 ONO 제거, 주변 트랜지스터에 대한 고전압(HV) 및 (터널 옥사이드로부터 분리된 경우) 저전압(LV) 게이트 옥사이드층의 형성, 제2 폴리실리콘(폴리2)층의 증착, 및 메모리 셀의 제어 게이트 및 주변 영역내의 트랜지스터의 게이트를 형성하기 위한 제2 폴리실리콘층의 패터닝과 같은 종래의 처리 단계들이 수행된다. 통상적으로, 이것은 셀프-얼라인 에칭(self-aligned etch)에 의해 형성된다. 이어서, 메모리 셀 및 주변 트랜지스터의 소스/드레인 접합부가 형성되고, 폴리실리콘과 금속간 유전층이 형성된다(예, IPO, PSG, BPSG). 이 공정은 콘택 형성, 금속화(mentalization), 인터커넥션(interconnections) 및 패시베이션(passivation)과 같은 후치 단계에 의해 완료된다.
도1a 및 도1b 공정의 단점은 STI 영역(12) 및 플로팅 게이트(14)를 형성하기 위해 개별 마스크가 요구된다는 것을 포함하는데, 이것은 마스킹 단계의 전체 수를 증가시킨다. 또한, 플로팅 게이트(14) 사이의 간격은 사용된 포토리소그래피(photolithography) 공정의 제한에 의해 결정된다. 플로팅 게이트(14)는 인접한 메모리 셀의 플로팅 게이트들 사이에 아이솔레이션 영역을 유지하기 위해, 서로로부터 적어도 소정의 최소 거리만큼 유지되어야 한다. 통상적으로, 포토리소그래피 공정은 트랜지스터의 형태를 적용된 포토리소그래피 장비 및 공정 기술의 특성에 의해 결정되는 임의의 최소 폭 이하로 할 수 없다.
메모리 어레이에서, 셀 트랜지스터는 아이솔레이션 영역에 의해 분리된다.아이솔레이션 영역의 폭(도1b에서 ISO 간격)은, 바람직한 제어 게이트와 플로팅 게이트간 결합 비율을 유지하기 위해, 플로팅 게이트와 아이솔레이션간의 오버랩의 요건, 및 셀들 사이의 플로팅 게이트와 플로팅 게이트간의 간격에 대한 포토리소그래피 해상도에 의해 제한된다. 적용된 공정 기술에 따라, 폴리1과 폴리1간의 간격은 통상적으로 최소 형태 크기 해상도 이하로 감소될 수 없다.
예를 들면, 0.18㎛ 공정 기술에서, 플로팅 게이트(14) 간의 최소 간격은 아이솔레이션 영역을 유지하기 위해 약 0.18㎛로 정의될 수 있는데, 이것은 메모리 셀 크기의 스케일링을 제한한다. 또한, 플로팅 게이트(14)에 대한 마스크가 미스얼라인먼트 허용치(misalignment tolerance)에 대해 보다 엄격한 요건을 갖는 중요한 마스크로 지명되지만, 폴리1 마스크 미스얼라인먼트는 메모리 셀 특성에 상당히 영향을 미치며, 메모리 셀 크기를 감소시키는 것을 방해할 수 있다. 도1b는 폴리1 미스얼라인먼트의 일례를 나타낸다.
예를 들면, 폴리1 마스크가, 패터닝 후에, 폴리1 에지가 아이솔레이션 영역 대신에 액티브 영역위에 있거나, 또는 심지어 아이솔레이션 및 액티브 영역의 경계에 있는 것과 같이 미스얼라인먼트되는 경우, 셀 트랜지스터와 전체 메모리 어레이는 적절하게 동작하지 않을 것이다. 이를 막기 위해, 폴리1과 ISO(아이솔레이션)간의 오버랩은 최악의 경우의 미스얼라인먼트를 허용할 수 있도록 충분히 커야한다. 따라서, 폴리1과 폴리1간의 간격 요건 및 미스얼라인먼트 고려는 메모리 셀 및 전체 플래시 칩 크기를 제한한다.
도2a 내지 도2d는 다른 종래 비휘발성 메모리 공정을 도시하고 있다. 실리콘기판을 (예로, 희생 옥사이드 성장 및 에칭(sacrificial oxide growth and etch)을 이용하여)적절히 처리하고 세정한 후에, 도2a에 도시된 바와 같이, 터널 옥사이드층(20)이 형성되고, 제1 폴리실리콘(폴리1)층(21)의 증착이 뒤따르고, 그후, 선택적인 패드 옥사이드층 및 나이트라이드층의 형성이 수행된다. 그리고 나서, 포토레지스트가 증착되어, 도2b에 도시된 바와 같이, 트렌치 아이솔레이션 영역(25) 및 폴리1층(21)의 형성을 위한 패터닝에 사용된다. 따라서, 이 공정에서의 폴리1 패터닝은 형성되는 아이솔레이션 영역(즉, STI 영역)에 대해 셀프-얼라인된다. 이어서, 트렌치 아이솔레이션 영역(25)은 도2c에 도시된 바와 같이 HDP 갭 충진재(26)로 채워진다.
다음으로, 웰 및 채널 임플란팅 단계가 수행된다. 이후에, 도2d에 도시된 바와 같이, 제2 폴리실리콘층(27)이 증착되어, 이전에 패터닝된 제1 폴리실리콘층(21)과 함께 패터닝되는 제2 폴리실리콘층(27)이 셀에 대한 플로팅 게이트를 형성하도록 패터닝된다. 제2 폴리실리콘층(27)도 역시 폴리1으로 언급되는데, 이것은 제1 폴리실리콘층(21)과 함께 옴 접촉(ohmic contact)되기 때문이다. 따라서, 제2 폴리실리콘층(27)의 위치를 정의하기 위해 개별 마스크가 필요하다. 제2 폴리실리콘층(27)은 플로팅 게이트와 제어 게이트간의 결합 비율을 증가시키기 위해 아이솔레이션 영역(26)의 플로팅 게이트 오버랩을 제공하는데 적당하다. 그리고 나서, 폴리간(inter-poly) 유전층(28)(예로, ONO 복합층)이 증착된다. ONO가 장치의 주변 회로 영역으로부터 제거되고, 주변 트랜지스터의 게이트 옥사이드가 형성된 후에, 폴리실리콘(폴리2)층(29)이 증착되고, 메모리 어레이내의 보다 하위층의 제어 게이트 뿐만 아니라 주변 트랜지스터의 게이트를 형성하도록 패터닝된다. 그리고 나서, 메모리 셀 게이트 스택이 셀프-얼라인 에칭에 의해 형성된다. 그리고, 다른 종래의 단계들이 수행될 수 있다.
도2a 내지 도2d의 공정이 제1 폴리실리콘층(21)과 셀프-얼라인되는 STI 영역(25)을 형성하는 것을 포함하지만, 플로팅 게이트 영역이 아이솔레이션 영역(26)과 오버랩되도록 제2 폴리실리콘층(27)을 패터닝하기 위해 추가의 마스크가 여전히 필요하고, 이로써 전체 마스킹 단계가 증가하게 된다. 또 다른 단점은 메모리 어레이내의 플로팅 게이트간의 간격이 제2 폴리실리콘층(27)을 형성하는데 사용되는 포토리소그래피 공정의 제한에 의해 결정된다는 점이다. 또한, 제2 폴리실리콘층(27)을 형성하는데 사용되는 마스크는 위에서 논의된 바와 같이 메모리 트랜지스터 크기를 감소시키는데 제한을 초래하도록 미스얼라인먼트될 수 있다.
따라서, 셀의 플로팅 게이트간의 간격이 포토리소그래피 공정에 의해 제한되지 않고 감소될 수 있는 비휘발성 메모리 셀을 형성하기 위한 공정을 제공하는 것이 바람직할 것이다. 또한, 셀 크기의 감소를 제한하는 플로팅 게이트의 미스얼라인먼트 문제를 최소화하거나 없애는 것이 바람직할 것이다.
본 발명은 폴리실리콘과 같은 물질의 두 층으로부터 형성되는 플로팅 게이트를 포함하는 비휘발성 메모리 트랜지스터 어레이(예로, 플래시 메모리 셀) 구조 및 방법을 제공한다. 제2(상위) 플로팅 게이트층이 제2 플로팅 게이트층의 상부에 선택적으로 성장 또는 증착되어, 제2 플로팅 게이트층의 증착을 마스킹할 필요성을 없앨 수 있다. 플로팅 게이트와 아이솔레이션간의 오버랩, 및 이에 따른 플로팅 게이트와 플로팅 게이트간의 간격은, 포토리스크래피(photolithography)가 아니라, 제2 폴리실리콘층의 정확한 선택적 증착 또는 선택적 에피택셜 성장(epitaxial growth)에 의해 제어된다. 따라서, 플로팅 게이트와 플로팅 게이트간의 간격이 포토리소그래피 해상도 이하로 감소될 수 있다. 제2 플로팅 게이트층을 형성하기 위한 마스킹 단계가 필요하지 않으므로, 플로팅 게이트 미스얼라인먼트 문제를 없앨 수 있다. 게이트간 유전 커패시터의 커패시턴스 및 표면적을 증가시킴으로써 제어 게이트와 플로팅 게이트간 결합 비율을 상당히 증가시키는 불균일한 플로팅 게이트 표면을 형성함으로써, 플로팅 게이트와 아이솔레이션간의 오버랩이 더욱 감소될 수 있다.
도1a 및 도1b는 종래의 비휘발성 메모리 셀을 형성하는데 사용되는 공정 단계를 도시한 워드라인에 따른 단면도.
도2a 내지 도2d는 또다른 종래의 비휘발성 메모리 셀을 형성하는데 사용되는 공정 단계를 도시한 워드라인에 따른 단면도.
도3a 내지 도3d는 본 발명의 일실시예에 따른 비휘발성 메모리 셀을 형성하는데 사용되는 워드라인에 따른 단면도.
도4는 본 발명에 따른 비휘발성 메모리 셀의 제2 실시예를 도시한 워드라인에 따른 단면도.
도5a 및 도5b는 본 발명에 따른 비휘발성 메모리의 제3 실시예를 도시한 워드라인에 따른 단면도.
*도면의 주요부분에 대한 부호의 설명
41: 터널 옥사이드층42: 제1 폴리1층
43: 패드 옥사이드층44: 나이트라이드층
46: STI 영역48: 제2 폴리1층
도3a 내지 도3d는 본 발명의 일실시예에 따른 비휘발성 메모리 셀(예로, 플래시 메모리 셀)을 형성하는데 사용되는 공정 단계를 도시한 워드라인에 따른 단면도이다. 웨이퍼 세정과 같은 통상의 처리 단계를 수행한 후에, 희생 옥사이드(sacrificial oxide)가 성장되어 제거된다. 그리고 나서, 터널 옥사이드층(41)이 도3a에 도시된 바와 같이 실리콘 기판의 표면위에 성장된다. 이어서, 제1 폴리실리콘층(제1 폴리1층)(42)이 터널 옥사이드층(41)의 상부에 증착되고, 선택적인 패드 옥사이드층(43)이 제1 폴리1층(42)위에 형성된다. 다음으로, 실리콘 나이트라이드층(44)이 패드 옥사이드층(43)위에 증착된다. 그리고, 포토레지스트층(47)이 나이트라이드층(44)위에 형성되고, STI 영역을 정의하기 위해 포토레지스트가 패터닝된다. 그리고 나서, 도3b에 도시된 바와 같이 STI 영역을 형성하기 위해, 통상의 실리콘 에칭이 수행된다. 결과로써 생성되는 제1 폴리1층(42) 영역은 메모리 어레이내의 각 메모리 셀의 플로팅 게이트의 제1 부분을 형성한다. 따라서, 상술된 공정에 의해, 플로팅 게이트의 제1 부분은 STI 영역(45)에 셀프-얼라인된다.
그리고 나서, STI 영역(45)이 HDP 옥사이드와 같은 아이솔레이션 물질(46)로 채워진다. 채워진 후에 표면을 편평하게 하기 위해, CMP 공정이 적용되는 것이 바람직하다. 그리고 나서, 나이트라이드 스트라이핑(striping) 단계에 의해 나이트라이드층(44)의 나머지를 제거한다. STI 영역(45) 및 아이솔레이션 물질(46)은 어레이내의 메모리 셀을 서로로부터 분리시킨다. STI 영역(45)이 에칭되기 전에, 제1 폴리1층(42)이 형성되기 때문에, 제1 폴리1층(42) 영역은 STI 영역(45)에 셀프-얼라인된다. 이에 따라, 도3c에 도시된 바와 같이, 아이솔레이션 물질(46)위에 제1 폴리1층(42) 영역의 오버랩이 존재하지 않는다. 제1 폴리1층(42)은 도3b에 도시된 단면과 직각을 이루는 다수의 스트라이프(지면의 바깥쪽으로 나오는 스트라이프)를 형성한다.
이어서, 폴리실리콘의 두 번째 층(제2 폴리1층)(48)이 제1 폴리1층(42)의 상부에 선택적으로 형성된다. 이 단계는 폴리실리콘의 두 번째 증착이지만, 이것은 제1 폴리1층(42)과 옴 접촉되기 때문에, 여기서, 제2 폴리1층으로 언급된다. 제2폴리1층(48)은 주지된 폴리실리콘의 선택적인 증착 또는 선택적인 에피택셜 성장을 이용하여 형성될 수 있다. 제2 폴리1층(48)의 선택적인 증착 또는 선택적인 성장 동안에, 폴리실리콘 원자는 제1 폴리1층(42) 영역내에 이전에 존재한 폴리실리콘에만 접착되고, STI 영역(46)내의 실리콘 다이옥사이드 아이솔레이션 물질과는 접착되지 않는다. 폴리실리콘 원자가 증착됨에 따라, 폴리실리콘 영역(48A 및 48B와 같은)은 이전에 존재한 제1 폴리1층(42)의 주변을 형성한다. 영역(48A 및 48B)은 수직 또는 수평적으로 확장되어, 도3d에 도시된 바와 같이, STI 영역(46)의 일부분과 오버랩된다. 특히, 제2 폴리1층(48) 영역은 제1 폴리1층(42) 영역보다 넓고, STI 영역(46)의 일부분과 오버랩된다.
논의된 바와 같이, 제2 폴리1층(영역(48A, 48B)과 같은)은 제1 폴리1층(42) 위에만 형성되고, STI 영역(46) 위에는 형성되지 않는다. 제2 폴리1층(48)을 형성하기 위해 선택적인 증착 또는 성장을 이용함으로써, 제2 폴리1층 영역(예로, 영역(48A, 48B)과 같은)간의 간격은 포토리소그래피 공정에 의해 부과된 최소 폭 제한 이하로 감소될 수 있다. 이것은 제2 폴리1층 영역(48A, 48B)이, 포토리소그래피 공정의 최소 폭 제한보다 작은 치수인, 인접한 플로팅 게이트들 간에 전기적인 아이솔레이션을 유지하는데 필요한 최소 거리로 감소될 수 있도록 할 수 있다. 이에 따라, 메모리 셀들 간의 아이솔레이션 간격이 감소될 수 있고, 주어진 크기의 메모리 어레이내의 셀의 밀도가 증가될 수 있다. 마스크 단계에 의해 제2 폴리1층(48)을 선택적으로 형성할 필요가 없기 때문에, 메모리 어레이를 형성하는데 필요한 공정 단계의 수가 감소된다.
제2 폴리1층(48)을 형성한 후에, 아이솔레이션 폴리실리콘간 유전층(51)(ONO와 같은)이 제2 폴리1층(48) 및 노출된 STI 영역의 상부에 형성된다. 그리고 나서, 유전층(51)의 상부에 폴리실리콘(폴리2)층(52)이 증착되어 패터닝된다. 폴리실리콘층(52)은 어레이내의 메모리 셀의 제어 게이트를 형성한다. 폴리실리콘층(52)은 또한 메모리 어레이에 대한 주변 트랜지스터의 게이트를 형성하는데 사용될 수도 있다. 마스킹 및 에칭 단계를 이용하여 주변 트랜지스터의 게이트 및 메모리 어레이내에 다수의 제어 게이트(워드라인) 스트라이프를 형성하기 위해 폴리실리콘층(52)이 패터닝된다. 폴리실리콘층(52)의 워드라인 스트라이프는 도3d에 도시된 단면과 평행이고, 폴리1 스트라이프와 직각을 이룬다.
그리고 나서, 메모리 셀의 게이트들은 워드라인을 형성하는 제어 게이트층인 폴리실리콘층(52) 스트라이프에 셀프-얼라인되는 에칭 공정을 이용하여 패터닝된다. 셀프-얼라인 에칭은 스택형 게이트를 형성하기 위해 폴리실리콘층(52)의 워드라인 스트라이프 사이에서 터널 옥사이드층(41) 쪽으로 관통한다. 도3d는 폴리실리콘층(52)의 워드라인 스트라이프에 따른 메모리 어레이의 단면도를 도시하고 있다. 셀프-얼라인 에칭은 각 워드라인 단면에 따른 도3d에 도시된 폴리실리콘 또는 ONO 영역의 형태에는 영향을 주지 않는다.
메모리 셀의 성능을 결정하는 가장 중요한 파라미터 중의 하나는 제어 게이트와 플로팅 게이트간의 결합 계수이다. 게이트 결합 계수는 플로팅 게이트의 전위에 주로 영향을 미친다. 보다 높은 게이트 결합 계수는, 메모리 셀의 제어 게이트상의 주어진 어떤 전위에 대해, 플로팅 게이트의 전위를 제어 게이트의 전위에 보다 근접하게 만든다. 주어진 제어 게이트 바이어스에 대해, 플로팅 게이트상의 전위가 제어 게이트의 전위에 보다 근접할수록, 보다 높은 프로그램 및 소거 효율 및 판독 전류를 포함한, 메모리 셀의 성능이 보다 좋아진다. 보다 높은 게이트 결합 계수는 또한 메모리 셀의 동작 전압을 낮추고, 플래시 칩 디자인을 간소화하며, 특히 보다 낮은 전원 전압을 가능하게 한다.
실리콘 기판의 제1 폴리1층(42), 터널 옥사이드층(41) 및 채널 영역의 각각은 터널 옥사이드 커패시터라고 부르는 커패시터를 형성한다. 제어 게이트와 플로팅 게이트간의 결합 계수를 결정하는 주요 요소는 폴리실리콘간 커패시턴스(즉, 플로팅 게이트와 제어 게이트간의 커패시턴스) 및 터널 옥사이드 커패시턴스이다. 폴리실리콘간 커패시턴스가 증가함에 따라, 게이트 결합 계수는 증가한다. 또한, 터널 옥사이드 커패시턴스가 감소함에 따라, 게이트 결합 계수는 증가한다.
터널 옥사이드 커패시턴스는 터널 옥사이드 두께 및 셀 액티브 폭에 의해 결정된다. 바람직한 실시예에서, 터널 옥사이드 두께는, 전하 보유 특성을 보장하면서, 최대 판독 전류 및 프로그램 및 소거 효율을 제공하는 최소 두께가 되도록 선택된다. 터널 옥사이드 두께는 독립적으로 감소될 수 없다. 터널 옥사이드 커패시턴스 역시 셀 액티브 폭에 비례하며, 이것은 적용된 포토리소그래피 공정의 최소 형태 크기 이하로 감소될 수 없다. 바람직한 실시예의 플래시 셀내의 터널 옥사이드 두께는 약 90 - 100 Å이다.
폴리실리콘간 커패시턴스는 폴리실리콘간 커패시터 표면을 증가시키거나 또는 ONO층(51)의 두께를 감소시킴으로써 증가될 수 있다. 그러나, ONO층 두께가 감소함에 따라 전하 캐리어를 유지하는 플로팅 게이트의 용량이 감소되기 때문에, ONO층(51)의 두께는 많이 감소될 수 없다. 통상적으로, 플래시 기술과 같은 비휘발성 메모리 기술에서, ONO층(51)의 두께는 플로팅 게이트내의 전하 보유 능력을 해결할 수 있는 것 이상인 최소값 또는 그에 근접한 값이 된다. ONO층 두께의 일례는 40/60/45Å이다.
제2 폴리1층(48) 영역은 제1 폴리1층(41) 영역에 비해 폴리실리콘층(52) 아래에 보다 큰 표면적을 갖는다. 제2 폴리1층(48) 영역은 메모리 셀의 플로팅 게이트 부분이다. 이 영역은 제어 게이트와 플로팅 게이트 영역 사이의 오버랩 영역을 증가시킨다. 따라서, 제2 폴리1층(48) 영역은 아이솔레이션 영역(46)에 오버랩되도록 형성하여, 폴리실리콘간 커패시턴스를 증가시킨다. 제2 폴리1층(48)은 게이트 결합 계수 및 메모리 셀 성능을 상당히 개선시키며, 보다 빠른 액세스 시간 및 강화된 프로그램 및 소거 효율을 가능하게 한다. 또한, 증가된 결합 계수로 인해, 전원 전압 및 전력 소모가 감소된다.
제2 폴리1층(48)은 제1 폴리1층(42)의 위치에 따라 장치의 표면위에 선택적으로 증착 또는 성장되기 때문에, 제1 폴리1층(42)에 셀프-얼라인된다. 제2 폴리1층(48)을 형성하는데 마스크층이 필요하기 않으므로, 제2 폴리1층의 제1 폴리1층에 대한 미스얼라인먼트가 존재하지 않는다.
선택적인 증착 및 에피택셜 성정 공정은, 사용된 포토리소그래피 공정의 정밀도에 상관없이, 제2 폴리1층(48) 영역이 제1 폴리1층(42) 영역위에 정확하게 놓이도록 할 수 있다. 제2 폴리1층(48)의 형성을 위한 공정은 제1 폴리1층(48)의 두께가 신중히 선택될 수 있도록 정밀 제어될 수 있다. 제1 폴리1층(48) 영역의 간격 역시 선택적인 증착 및/또는 에피택셜 성장 공정에 의해 정밀하게 제어될 수 있다. 결과적으로, 제2 폴리1층(48) 영역의 수평 간격(및 STI 영역의 폭)은 종래 기술에 비해 상당히 감소될 수 있는데, 예를 들면, 0.18㎛ 공정에서 0.05 - 0.07㎛ 만큼 작을 수 있다. 이 감소된 치수는 메모리 셀의 크기를 상당히 감소시킬 수 있게 한다.
종래 공정에서, 메모리 셀 아이솔레이션 간격은 폴리1과 아이솔레이션간의 오버랩을 충분히 수용하고, 포토리소그래피 능력에 의존하는, 폴리1과 폴리1간의 간격을 결정할 수 있을 만큼 충분히 컸다. 충분히 큰 폴리1과 아이솔레이션간의 오버랩은, 폴리1 마스크 미스얼라인먼트인 경우에 메모리 어레이 및 셀의 동작을 보호하는데 필요하다. 작은 폴리1과 아이솔레이션간의 오버랩의 경우, 미스얼라인먼트가 폴리1 에지가 아이솔레이션 대신에 셀의 액티브 영역에 놓이도록 하여, 셀이 정상 동작을 하지 못하게 된다.
본 발명의 제2 실시예가 도4에 도시되었는데, 이것은 제어 게이트와 플로팅 게이트간 결합 비율을 증가시키는 기술을 도시하고 있다. 도4는 본 발명의 원리에 따른 폴리실리콘층(42, 61, 63)으로 형성되는 메모리 셀의 (워드라인을 따른) 단면을 도시하고 있다. STI 영역(46), 터널 옥사이드층(41) 및 제1 폴리1층(42)은 앞의 실시예에 관해 전술된 바와 같이 형성된다.
도4의 제1 실시예에서, 제1 폴리1층(42)의 상부에, 불균일하고 편평하지 않은 폴리실리콘층(61)을 형성하도록 폴리실리콘이 선택적으로 증착된다. 폴리실리콘층(61)은, 예를 들면, 도4에 도시된 바와 같이, 반구형 입자로된 폴리실리콘층을 포함할 수 있다. 후술되는 바와 같이, 증착 온도 및 압력을 제외한, 종래의 폴리실리콘 증착을 위한 조건하에서 LPCVD를 이용하여 추가의 불균일한 폴리실리콘층(61)이 증착될 수 있다.
반구형 입자로된 폴리실리콘층의 증착은, 예를 들면, 1.0 토르 압력 및 550℃에서 He-희석 SiH4(20%) 가스를 이용하여 수행될 수 있다. 반구형 입자로된 폴리실리콘의 유효 표면적은, 그것의 작은 반구형 입자로된 표면으로 인해, 종래의 폴리실리콘의 유효 표면적보다 적어도 2배만큼 크다. 반구형 입자 증착의 보다 상세한 내용은 M. Sakao등에 의한 "A Capacitor-Over-Bit-Line(COB) Cell With a Hemispherical-Grain Storage Node for 64Mb DRAMs" (International Electron Device Meeting, p.655-658, 1990)에 논의되어 있는데, 이것은 여기서 참조문헌으로 포함되어 있다.
도4의 제2 실시예에서는, 제1 폴리1층(42)의 형태 및 구조를 변경하도록 설계된 시딩(seeding) 방법이라 부르는 처리 단계를 이용함으로써, 반구형 입자로된 폴리실리콘층(61)이 제1 폴리1층(42)위에 형성된다. 시딩 방법의 일례는, 제1 폴리1층(42)의 표면위에 불규칙한 실리콘 시드(seeds)를 생성하기 위해, 고온(예로,580℃에서 Si2H6분자를 이용하여 제1 폴리1층(42)의 표면에 조사(irradiating)하고, 동일한 온도의 진공에서 웨이퍼를 어닐링(annealing)하는 단계를 포함한다. 그리고 나서, 제1 폴리1층(42) 영역의 표면에 폴리실리콘의 반구형 입자를 형성하기 위해 CVD가 이용된다. 시드 방법의 보다 상세한 내용은 H.Watanabe 등에 의한 "Hemispherical Grained Silicon(HSG-Si) Formation on In-Situ Phosphorous Doped Amorphous-Si Using the Seeding Method"(International Conference on Solid State Devices and Materials, p.422-424, 1992)에 논의되어 있으며, 이것은 여기서 참조문헌으로 포함되어 있다. 본 발명의 장점을 달성하기 위해, 제1 폴리1층(42) 위에 편평하지 않고 불균일한 게이트층을 형성하는 다른 방법이 사용될 수 있다.
도4에 관해 논의된 기술의 또다른 실시예에서는, 도3d에 관해 논의된 바와 같이, 제1 폴리1층(제1 플로팅 게이트층)(42)위에 제2 플로팅 게이트층을 형성하기 위해, 폴리실리콘의 선택적인 증착 및 성장이 사용될 수 있다. 이어서, 편평하지 않고 불균일한 표면을 갖는 제3 폴리실리콘층을 형성하기 위해, 제2 폴리1층(제2 플로팅 게이트층)(48)의 상부에 폴리실리콘이 선택적으로 증착된다. 제3 폴리실리콘층은, 예를 들면, Sakao 등에서 논의된 것과 같은 He-희석 SiH4또는 시딩 방법을 이용하여 형성되는 폴리실리콘의 반구형 입자를 포함할 수 있다. 다른 실시예에서는, 선택적인 증착 공정 동안에 보다 큰 크기의 폴리실리콘 입자를 이용함으로써, 입자형태의(grainy) 플로팅 게이트 표면을 형성하도록 선택적인 증착이 이용될 수 있다.
폴리실리콘간 유전층(62)(ONO와 같은)이 폴리실리콘층(61) 영역의 입자 표면위에 형성되고, 제2 폴리실리콘(폴리2)층(63)의 증착이 뒤따르는데, 이것은 어레이내의 메모리 셀의 제어 게이트를 형성하고, 장치의 주변 영역내의 트랜지스터의 게이트를 형성할 수 있다. 유전층(62)이 증착됨에 따라, 이것은 도4에 도시된 바와 같이, 폴리실리콘층(61) 영역의 반구형 입자로된 상위 표면을 따라 윤곽을 나타내는 반구형 입자 패턴을 형성한다. 계면의 불균일한 반구형 패턴으로 인해, 폴리실리콘층(61) 영역과 유전층(62) 영역 사이의 계면의 표면적이 매우 증가한다.
폴리실리콘층이 증착되면, 이것은 유전층(62)의 반구형 입자 표면과 일치할 것이다. 따라서, 계면의 불균일한 반구형 패턴으로 인해, 폴리2층(63)과 유전층(62) 사이의 계면의 표면적이 매우 증가한다. 두 폴리실리콘과 유전층간 계면에서의 증가된 표면적은, 전술된 바와 같이, 장치의 성능을 향상시키는 증가된 결합 비율 및 제어 게이트와 플로팅 게이트간 커패시턴스를 제공한다. 도4에 도시된 불균일한 플로팅 게이트는, 충분한 결합 비율을 유지하면서, 플로팅 게이트와 아이솔레이션간의 오버랩 및 메모리 셀 크기가 감소되도록 할 수 있다. 비휘발성 메모리에서 반구형 입자 표면을 형성하기 위한 공정의 보다 상세한 내용은 Rabkin 등에 의해 2001년 9월 7일에 출원된 "Non-Volatile Memory Cell with Non-Uniform Surface Floating Gate and Control Gate"(미국출원번호 09/948,612)에 제공되어 있으며, 이것은 여기서 참조문헌으로 포함되어 있다.
도5a 및 도5b는 본 발명에 따른 비휘발성 메모리 셀의 제3 실시예를 도시한 워드라인에 따른 단면도이다. 도5a 및 도5b의 실시예에 형성된 메모리 셀은 LOCOS(local oxidation of silicon)에 의해 실리콘 기판에 형성된 옥사이드 영역(72)에 의해 분리된다. 터널 옥사이드층(77)이 실리콘 기판위에 형성된다. 그리고 나서, 폴리실리콘 영역(71)을 형성하기 위해, 포토리소그래피를 이용하여 제1 폴리1층이 증착되어 패터닝된다.
이어서, 74A 및 74B와 같은 폴리실리콘 영역을 형성하기 위해, 전술된 방식으로 폴리실리콘 영역(71)위에 폴리실리콘이 선택적으로 증착되거나 또는 선택적으로 성장된다. 폴리실리콘 영역(74A, 74B)은 도5b에 도시된 바와 같이 옥사이드 영역(72)과 오버랩된다. 상기 영역(74A, 74B)은 이전의 실시예에 관해 전술된 장점을 제공한다. 영역(74A, 74B)과 함께 폴리실리콘 영역(71)은 메모리 셀을 위한 플로팅 게이트를 형성한다. 그리고 나서, 도5b에 도시된 바와 같이, (ONO와 같은)유전층(73)이 영역(74A, 74B) 및 옥사이드 영역(72)위에 형성되고, 유전층(73)위에 폴리실리콘층(75)이 증착된다. 메모리 트랜지스터에 대한 제어 게이트를 형성하기 위해 폴리실리콘층(75)이 사용된다. 본 발명의 다른 실시예에서는, 플로팅 게이트간의 간격의 감소를 가능하게 하기 위해, 제2 플로팅 게이트층의 선택적인 형성의 장점을 실현하면서, 메모리 셀을 분리하기 위해 다른 기술이 적용될 수 있다.
트렌치 아이솔레이션은 STI 또는 DTI(deep trench isolation)일 수 있다. STI 깊이의 일례는 0.22-0.30㎛이다. IS(isolated substrate) NAND와 같은 일부 플래시 기술에서는, DTI가 메모리 어레이내에 사용된다. DTI 깊이의 일례는 0.6-1.0㎛이다.
본 발명은 비휘발성 메모리 기술 분야에서 넓은 응용성을 가지며, 예를 들면, 플래시 메모리 셀 또는 EEPROM과 같은 플로팅 게이트를 포함하는 모든 셀 기술에 적용될 수 있다. 따라서, 도3a 내지 도3d, 도4 및 도5a 내지 도5b는 스택형 게이트 셀을 도시하고 있지만, 본 발명은 이러한 것으로 제한되지 않는다. 이 기술분야에서 통상의 지식을 가지 자에 의해, 본 발명의 장점 및 특징을 실현하기 위해, 2중-폴리 또는 3중-폴리 스플릿 게이트 플래시 셀 및 EEPROM 셀 구조와 같은, 다른 플로팅 게이트 셀 구조가 수정될 수 있다.
본 발명이 특정 실시예를 참조하여 설명되었지만, 변경, 수정 및 대체가 가능하며, 일부 예에서는, 제시된 본 발명의 범위에서 벗어나지 않는 한, 다른 특징의 대응 사용없이도, 본 발명의 일부 특징들이 적용될 수 있다는 것을 알 수 있다. 따라서, 본 발명의 진정한 범위에서 벗어나지 않는 한, 본 발명의 사상에 대해 특정 상태 또는 물질을 적응시키기 위한 변형들이 이루어질 수 있다. 본 발명은 전술된 특정 실시예로 제한되지 않고, 청구범위내에 속하는 모든 실시예 및 등가물을 포함하도록 의도된다.
이상에서 살펴본 바와 같이, 본 발명은 제2 플로팅 게이트층이 제1 플로팅 게이트층의 상부에 선택적으로 성장 또는 증착되어, 제2 플로팅 게이트층의 증착을 마스킹할 필요성을 없앨 수 있다. 플로팅 게이트와 아이솔레이션간의 오버랩, 및 이에 따른 플로팅 게이트와 플로팅 게이트 간격이 제2 폴리실리콘층의 정확한 선택적 증착 또는 선택적 에피택셜 성장에 의해 제어되기 때문에, 플로팅 게이트와 플로팅 게이트 간격이 포토리소그래피 해상도 이하로 감소될 수 있다. 또한, 본 발명은 제2 플로팅 게이트층을 형성하기 위한 마스킹 단계가 필요하지 않으므로, 플로팅 게이트 미스얼라인먼트 문제를 없앨 수 있다. 그리고, 게이트간 유전 커패시터의 커패시턴스 및 표면적을 증가시킴으로써 제어 게이트와 플로팅 게이트간 결합 비율을 상당히 증가시키는 불균일한 플로팅 게이트 표면을 형성함으로써, 플로팅 게이트-아이솔레이션간의 오버랩이 더욱 감소될 수 있다.

Claims (36)

  1. 메모리 셀의 어레이를 형성하기 위한 방법에 있어서,
    반도체 물질내에서 아이솔레이션 영역 사이에 제1 플로팅 게이트 영역을 형성하는 단계;
    상기 제1 플로팅 게이트 영역위에만 제2 플로팅 게이트 영역을 선택적으로 형성하는 단계;
    적어도 상기 제2 플로팅 게이트 영역위에 유전층을 형성하는 단계; 및
    상기 유전층위에 제어 게이트층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 플로팅 게이트 영역, 상기 제2 플로팅 게이트 영역, 및 상기 제어 게이트층은 폴리실리콘을 포함하는
    방법.
  3. 제1항에 있어서,
    상기 아이솔레이션 영역은 트렌치 아이솔레이션 영역을 포함하는
    방법.
  4. 제1항에 있어서,
    상기 제2 플로팅 게이트 영역을 형성하는 단계는, 상기 제1 플로팅 게이트 영역에는 접착되지만 상기 아이솔레이션 영역에는 접착되지 않는 물질을 상기 제1 플로팅 게이트위에 선택적으로 증착하는 단계를 포함하는
    방법.
  5. 제1항에 있어서,
    상기 아이솔레이션 영역은 실리콘 국부 산화(LOCOS: local oxidation of silicon)로부터 형성되는 옥사이드 영역을 포함하는
    방법.
  6. 제1항에 있어서,
    상기 아이솔레이션 영역 사이에 제1 플로팅 게이트 영역을 형성하는 단계는,
    폴리실리콘층을 증착하는 단계;
    상기 반도체 장치내에 트렌치 아이솔레이션 영역을 형성하는 단계; 및
    상기 트렌치 아이솔레이션 영역을 아이솔레이션 물질로 채우는 단계 - 여기서, 상기 트렌치 아이솔레이션 영역은 상기 제1 플로팅 게이트 영역을 서로로부터 분리함 - 를 포함하는
    방법.
  7. 제6항에 있어서,
    상기 트렌치 아이솔레이션 영역을 형성하는 단계는 0.22 내지 1.0㎛ 사이의 깊이로 상기 반도체를 에칭하는 단계를 포함하는
    방법.
  8. 제1항에 있어서,
    상기 아이솔레이션 영역 사이에 제1 플로팅 게이트를 형성하는 단계는,
    실리콘 국부 산화를 이용하여 상기 반도체 장치내에 옥사이드 아이솔레이션 영역을 형성하는 단계; 및
    상기 옥사이드 아이솔레이션 영역 사이에 상기 제2 플로팅 게이트 영역을 형성하기 위해 폴리실리콘층을 증착하여 패터닝하는 단계를 포함하는
    방법.
  9. 제1항에 있어서,
    상기 유전층은 옥사이드-나이트라이드-옥사이드의 다층 구조를 포함하는
    방법.
  10. 제9항에 있어서,
    상기 유전층은 옥사이드-나이트라이드-옥사이드-나이트라이드의 다층 구조를 포함하는
    방법.
  11. 제1항에 있어서,
    상기 제1 플로팅 게이트 영역은 제1 폴리실리콘층으로부터 형성되고,
    상기 제1 플로팅 게이트에만 접착되는 상기 제2 플로팅 게이트 영역을 선택적으로 형성하는 단계는, 상기 제2 플로팅 게이트 영역을 형성하기 위해 상기 제1 플로팅 게이트 영역에만 접착되는 제2 폴리실리콘층을 선택적으로 증착하는 단계를 더 포함하는
    방법.
  12. 제1항에 있어서,
    상기 제2 플로팅 게이트 영역을 형성할 때에 마스킹층이 사용되지 않는
    방법.
  13. 제1항에 있어서,
    상기 제1 플로팅 게이트 영역은 폴리실리콘을 포함하고,
    상기 제1 플로팅 게이트 영역에만 접착되는 상기 제2 플로팅 게이트 영역을 선택적으로 형성하는 단계는, 상기 제2 플로팅 게이트 영역을 형성하기 위해, 상기 제1 플로팅 게이트 영역에만 접착되는 폴리실리콘 에피택셜층을 선택적으로 성장시키는 단계를 더 포함하는
    방법.
  14. 제1항에 있어서,
    상기 제2 플로팅 게이트 영역은 편평하지 않은 불균일한 표면을 갖는
    방법.
  15. 제14항에 있어서,
    상기 제2 플로팅 게이트 영역은 반구형 입자로된 폴리실리콘(hemispherical grained polysilicon)을 포함하는
    방법.
  16. 반도체 기판;
    다수의 메모리 셀; 및
    상기 메모리 셀을 서로로부터 분리하는 다수의 아이솔레이션 영역
    을 포함하고,
    상기 각각의 메모리 셀은,
    아이솔레이션 영역에 의해 둘러싸인 제1 플로팅 게이트 영역;
    선택적인 공정을 이용하여 상기 제1 플로팅 게이트 영역에만 형성되는 제2 플로팅 게이트 영역;
    상기 제2 플로팅 게이트 영역 및 상기 아이솔레이션 영역위에 형성되는 유전층; 및
    상기 제1 플로팅 게이트 영역위에 놓인 상기 유전체위에 형성되는 제어 게이트를 포함하는
    메모리 어레이.
  17. 제16항에 있어서,
    상기 제1 플로팅 게이트 영역, 상기 제2 플로팅 게이트 영역, 및 상기 제어 게이트는 폴리실리콘을 포함하는
    메모리 어레이.
  18. 제16항에 있어서,
    상기 아이솔레이션 영역은 트렌치 아이솔레이션 영역을 포함하는
    메모리 어레이.
  19. 제18항에 있어서,
    상기 아이솔레이션 영역은 0.22 내지 1.0㎛ 사이 깊이의 트렌치 아이솔레이션 영역을 포함하는
    메모리 어레이.
  20. 제16항에 있어서,
    상기 아이솔레이션 영역은 실리콘 국부 산화로부터 형성되는 옥사이드 영역을 포함하는
    메모리 어레이.
  21. 제16항에 있어서,
    상기 유전층은 옥사이드-나이트라이드-옥사이드의 다층 구조를 포함하는
    메모리 어레이.
  22. 제16항에 있어서,
    상기 유전층은 옥사이드-나이트라이드-옥사이드-나이트라이드의 다층 구조를 포함하는
    메모리 어레이.
  23. 제16항에 있어서,
    상기 제2 플로팅 게이트 영역은 상기 제1 플로팅 게이트 영역에만 접착되는 폴리실리콘 에피택셜층을 선택적으로 성장시킴으로써 형성되는
    메모리 어레이.
  24. 제16항에 있어서,
    상기 제2 플로팅 게이트 영역은 상기 제1 플로팅 게이트 영역에만 접착되는 폴리실리콘층을 선택적으로 증착함으로써 형성되는
    메모리 어레이.
  25. 제16항에 있어서,
    상기 제2 플로팅 게이트 영역은 편평하지 않은 불균일한 표면을 갖는
    메모리 어레이.
  26. 제25항에 있어서,
    상기 제2 플로팅 게이트 영역은 반구형 입자로된 표면을 포함하는
    메모리 어레이.
  27. 제16항에 있어서,
    상기 제2 플로팅 게이트 영역은 인접한 아이솔레이션 영역과 오버랩되는
    메모리 어레이.
  28. 비휘발성 메모리 셀의 어레이내에 플로팅 게이트를 형성하기 위한 방법에 있어서,
    반도체 기판내에서 아이솔레이션 영역과 인접한 각 플로팅 게이트의 제1 부분을 형성하는 단계; 및
    마스킹층을 사용하지 않고, 상기 각각의 제1 부분 위에 각 플로팅 게이트의 제2 부분을 형성하는 단계 - 여기서, 각 플로팅 게이트의 상기 제2 부분은 인접한 아이솔레이션 영역과 오버랩됨 -
    를 포함하는 방법.
  29. 제28항에 있어서,
    상기 각 플로팅 게이트의 제1 부분을 형성하는 단계는,
    폴리실리콘의 제1층의 소정 부분 및 상기 반도체 기판의 소정 부분, 상기 각 플로팅 게이트의 상기 제1 부분을 형성하는 폴리실리콘의 상기 제1층의 나머지 부분, 및 상기 플로팅 게이트의 상기 제1 부분을 분리시키는 아이솔레이션 영역을 형성하는 제거된 상기 기판 영역의 부분을 동시에 제거하는 단계를 더 포함하는
    방법.
  30. 제29항에 있어서,
    상기 각 플로팅 게이트의 제2 부분을 형성하는 단계는,
    상기 어레이위에 물질을 삽입하는 단계 - 여기서, 상기 물질은 각 플로팅 게이트의 상기 제2 부분을 형성하기 위해 각 플로팅 게이트의 상기 제1 부분과만 상호작용함 - 를 더 포함하는
    방법.
  31. 제28항에 있어서,
    상기 아이솔레이션 영역은 트렌치 아이솔레이션 및 실리콘 국부 산화 중의 하나로 이루어지는
    방법.
  32. 제28항에 있어서,
    상기 각 플로팅 게이트의 제2 부분을 형성하는 단계는,
    상기 각 플로팅 게이트의 제2 부분을 형성하기 위해 각 플로팅 게이트의 상기 제1 부분과만 상호작용하는 제2 폴리실리콘층을 상기 어레이내에 선택적으로 증착하는 단계를 더 포함하는
    방법.
  33. 제28항에 있어서,
    상기 각 플로팅 게이트의 제2 부분을 형성하는 단계는,
    상기 각 플로팅 게이트의 제2 부분을 형성하기 위해 각 플로팅 게이트의 상기 제1 부분과만 상호작용하는 폴리실리콘 에피택셜층을 상기 어레이 영역내에 선택적으로 성장시키는 단계를 더 포함하는
    방법.
  34. 제28항에 있어서,
    상기 플로팅 게이트의 제2 부분은 적어도 하나의 불균일한 표면을 갖는
    방법.
  35. 제34항에 있어서,
    상기 각 플로팅 게이트의 제2 부분의 불균일한 표면은 반구형 입자로된 표면을 포함하는
    방법.
  36. 제28항에 있어서,
    상기 각 플로팅 게이트의 제1 및 제2 부분은 폴리실리콘을 포함하는
    방법.
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