KR20050070802A - 플래시 메모리 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 제조방법에 관한 것으로, 보다 자세하게는 커플링 비를 증가 시킬 수 있는 플래시 메모리의 제조방법에 관한 것이다.
본 발명의 상기 목적은 반도체 기판에 터널 산화막, 비정질 실리콘을 형성하는 단계; 상기 비정질 실리콘을 비트 라인 방향으로 패터닝하는 단계; 상기 비정질 실리콘의 표면에 HSG 공정을 사용하여 반구형태의 실리콘 층을 형성하는 단계; 상기 기판의 전면에 ONO층과 콘트롤 게이트용 폴리 실리콘을 증착하는 단계; 상기 폴리 실리콘에 포토레지스트를 증착하고 패터닝하는 단계 및 상기 패터닝된 포토레지스트를 마스크로 상기 폴리 실리콘과 비정질 실리콘을 식각하여 콘트롤 게이트 및 워드라인 방향으로 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법에 의하여 달성된다.
따라서, 본 발명의 플래시 메모리 제조방법은 플로팅 게이트로 사용할 비정질 실리콘 윗면과 측면에 HSG 공정을 사용하여 반구형태의 실리콘 층을 형성시켜 콘트롤 게이트와 접촉면적을 효과적으로 증가시킴으로써 커플링 비를 종래보다 많이 증가시킬 수 있어 콘트롤 게이트에 인가하는 전압을 효과적으로 줄일 수 있을 뿐만 아니라 차지 펌핑 회로를 줄일 수 있으며 차지 펌핑 회로에 사용하는 트랜지스터의 소오스/드레인 구조를 단순화시키며 사이즈도 줄일 수 있는 효과가 있다.

Description

플래시 메모리 제조방법{Method for fabricating flash memory}
본 발명은 플래시 메모리 제조방법에 관한 것으로, 보다 자세하게는 커플링 비(Coupling Ratio)를 증가 시킬 수 있는 플래시 메모리의 제조방법에 관한 것이다.
일반적으로, 플래시 메모리는 플로팅 게이트와 콘트롤 게이트라는 2개의 게이트를 지니고 있는데, 이 플로팅 게이트와 콘트롤 게이트는 유전막(통상, oxide-nitride-oxide:ONO)에 의해 분리되어 있으며, 플로팅 게이트와 실리콘 기판은 터널링 산화막에 의해 분리된다.
이러한 플래시 메모리의 데이터 저장은 통상 플로팅 게이트에 전자 또는 정공을 집어넣거나 소거함으로써 구현된다. 즉, 플로팅 게이트는 터널링 산화막과 유전막에 의해 완전히 격리되어 있으므로 일단 플로팅 게이트에 들어온 전자 혹은 정공은, 전원이 공급되지 않는 경우에도 플로팅 게이트를 빠져나가지 못함으로써 데이터가 소실되지 않는 것이다.
한편, 데이터의 기록 또는 소거를 위해서는 외부에서 접근 가능한 단자, 즉, 콘트롤 게이트와 정션 혹은 기판에 인가한 바이어스가 플로팅 게이트에 유도되어 터널링 산화막 양단에서 높은 전계가 형성될 수 있어야 한다.
콘트롤 게이트와 정션 혹은 기판에 인가한 전압이 플로팅 게이트에 유도되는 비율을 커플링 비(커플링 비 : CR)라 하며, 커플링 비가 클수록 셀에 대한 프로그램과 소거 동작 효율이 증가하며, 외부에서 인가해야 하는 전압은 낮아질 수 있다.
한편, 이 커플링 비는 터널링 산화막이 형성하는 정전 용량과 유전막이 형성하는 정전 용량의 비에 의해서 규정된다. 즉, 터널링 산화막이 형성하는 정전 용량을 CTUN이라 하고, 유전막이 형성하는 정전 용량을 CONO라 하면, 커플링 비 CR은 다음과 같이 표현될 수 있다.
높은 커플링 비를 얻기 위해서는 CTUN에 비해 CONO의 값이 상대적으로 커져야 한다. 정전 용량의 값을 결정하는 요소는 유전율, 유전막의 두께 그리고 캐패시터의 면적이다. 일반적인 플래시 메모리 공정에서 터널링 산화막의 두께는 80 내지 120Å정도이며, 유전막의 두께는 150 내지 300Å이므로, 동일한 면적에서는 CONO가 CTUN보다 작게 되어 플래시 메모리 동작에 필요한 커플링 비를 얻기가 곤란해진다.
따라서, 커플링 비를 증가시키기 위하여 플로팅 게이트의 표면적을 증가시키는 공정 기법이 제시되었다.
도 1a 내지 도 1g는 이러한 플로팅 게이트의 표면적을 증가시키기 위한 플래시 메모리 셀 제조 과정을 도시한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(1) 위에 터널링 산화막(2)을 증착한 후, 폴리실리콘으로 이루어진 제 1 플로팅 게이트(3)를 증착한다. 그리고, 다시 이 위에 STI 공정 진행을 위해 필요한 제 1 마스킹 재료(4)를 증착한다. 통상, 마스킹 재료로는 질화막이 사용된다.
다음, 도 1b와 같이, 포토리소그라피 공정과 식각 공정을 사용하여 필드 산화막 영역(5)의 제 1 마스킹 재료(4), 제 1 플로팅 게이트(3), 터널링 산화막(2), 그리고 실리콘 기판(1)을 식각한다.
다음, 도 1c와 같이, 필드 산화막을 증착하고, CMP(Chemical Mechanical Polishing) 공정을 진행하여 필드 산화막이 식각된 STI 영역(6)에만 남도록 한다.
다음, 도 1d와 같이, STI 필드 산화막을 플로팅 게이트(3)의 높이와 비슷할 때까지 식각한 후, 마스킹 재료(4)를 제거한다. 그리고, 제 2 플로팅 게이트(7)를 증착하여 제 1 플로팅 게이트(3)와 연결되도록 하고, 그 위에 제 2 마스킹 재료(8)를 증착한 후 패터닝을 실시한다.
다음, 도 1e와 같이, 제 3 마스킹 재료(9)를 증착하고, 이방성 식각 공정으로 스페이서를 형성한다.
다음, 도 1f와 같이, 제 2 마스킹 재료(8)와 제 3 마스킹 재료(9)를 하드 마스크로 하여 제 2 플로팅 게이트(9)를 식각한 다음, 제 2 마스킹 재료(8)와 제 3 마스킹 재료(9)를 각각 제거한다.
끝으로, 도 1g와 같이, 유전막(10)과 폴리실리콘으로 이루어진 콘트롤 게이트(11)를 증착한다.
이와 같이, 종래의 기술에서는 플로팅 게이트의 표면적을 증가시키기 위해서 필드 산화막 위의 플로팅 게이트 길이를 증가시켰고, 이로 인한 메모리 셀 크기의 증가를 최소화하기 위해 하드 마스크 공정을 이용하여 플로팅 게이트간의 공간을 최소화하였다. 이 결과, 도 1 g에 나타난 바와 같이 플로팅 게이트의 면적은 터널링 산화막 면적에 비해서 한 셀당 2(L+h)만큼 커지게 된다.
그러나 상기의 방법은 공정이 매우 복잡하고 집적도에 따라 일정량의 캐패시턴스를 확보하는 데에 어려움이 있었다. 또한, 플로팅 게이트 층을 3차원적으로 형성할 때 플로팅 게이트와 기판이 마주보는 표면적이 커지게 되면 소자의 프로그램 및 소거 특성에 불리한 영향을 주게 되는 점도 고려해야 한다. 그러므로, 플로팅 게이트와 콘트롤 게이트 사이의 마주보는 층 면적은 크게 하면서도 플로팅 게이트와 기판이 마주보는 층 면적은 그대로 유지할 수 있는 구조가 필요하다.
또한 플로팅 게이트와 콘트롤 게이트 사이에 형성되는 커패시턴스가 크면 클수록 커플링 비가 커지게 되는데 종래의 스택 게이트 플래시 메모리 제조 공정의 경우 플로팅 게이트의 면적과 워드 라인 방향에서 형성되는 플로팅 게이트의 측면 면적만이 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스 형성에 영향을 미치므로 커플링 비가 대개의 경우 0.6 범위에서 형성되게 된다. 따라서 콘트롤 게이트에 인가해주는 전압이 플로팅 게이트에 전달되는 효율이 떨어져 콘트롤 게이트에 인가해주는 전압을 증가시킬 수 밖에 없어 차지 펌프(Charge Pump)회로가 증가되고 이러한 고전압를 형성시키기 위해 소스/드레인 접합 구조가 복잡해지는 등 여러가지 문제가 발생하기 때문에 가능한한 커플링 비를 증가시켜 콘트롤 게이트에 인가해주는 전압을 감소시켜야 한다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트와 콘트롤 게이트의 접촉면을 증가시켜 커플링 비를 증가시킴으로써 콘트롤 게이트에 인가하는 전압을 효과적으로 줄이는 플래시 메모리 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 기판에 터널 산화막, 비정질 실리콘을 형성하는 단계; 상기 비정질 실리콘을 비트 라인 방향으로 패터닝하는 단계; 상기 비정질 실리콘의 표면에 HSG 공정을 사용하여 반구형태의 실리콘 층을 형성하는 단계; 상기 기판의 전면에 ONO층과 콘트롤 게이트용 폴리 실리콘을 증착하는 단계; 상기 폴리 실리콘에 포토레지스트를 증착하고 패터닝하는 단계 및 상기 패터닝된 포토레지스트를 마스크로 상기 폴리 실리콘과 비정질 실리콘을 식각하여 콘트롤 게이트 및 워드라인 방향으로 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법에 의하여 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명에 따른 플래시 메모리의 유니트 셀을 나타낸 도면이다.
워드 라인 방향(A-A')과 비트 라인 방향(B-B')으로 절단한 공정단면도를 이하 도 3 내지 7에서 나타낸다.
도 3 내지 도 7은 본 발명에 의한 플래시 메모리 제조방법의 공정단면도이다. 각각의 a는 워드 라인 방향으로 자른 단면도이고, 각각의 b는 비트라인 방향으로 자른 단면도이다.
먼저, 도 3에 도시된 바와 같이, 실리콘 기판(201)위에 STI(202)로 플래시 셀이 형성될 영역을 분리시키며 액티브 영역 위에 터널 산화막(203)을 성장시키고 상기 터널 산화막의 상부에 플로팅 게이트로 사용할 비정질 실리콘(204)을 증착한다.
다음, 도 4에 도시된 바와 같이, 상기 비정질 실리콘을 비트 라인 방향으로 패터닝한다. 비정실 실리콘의 상부에 포토레지스트를 형성하고 노광 및 현상으로 상기 포토레지스트를 비트 라인 방향으로 패터닝한다. 이어 상기 패터닝된 포토레지스트를 마스크로 상기 비정질 실리콘을 식각하고, 상기 포토레지스트를 제거한다.
다음, 도 5에 도시된 바와 같이, HSG(Hemisphere Silicon Glass) 공정을 사용하여 플로팅 게이트로 사용할 비정질 실리콘 표면에 반구형태의 실리콘 층(205)을 형성시킨다. 이때 HSG는 플로팅 게이트로 사용할 비정질 실리콘 위쪽 표면 뿐만 아니라 비트 라인 방향으로 형성된 비정질 실리콘의 측면에도 HSG를 형성시킴으로써 커플링 비를 최대화한다.
다음, 도면 6에 도시된 바와 같이, 웨이퍼의 전면에 ONO층(206)과 콘트롤 게이트용 폴리 실리콘(207)을 증착한다.
다음, 도면 7에 도시된 바와 같이, 상기 폴리 실리콘의 상부에 포토레지스트를 형성하고 노광 및 현상으로 상기 포토레지스트를 패터닝한다. 이어 상기 패터닝된 포토레지스트를 마스크로 상기 폴리 실리콘을 식각하고, 상기 포토레지스트를 제거한다. 상기 패터닝 공정으로 콘트롤 게이트를 형성시키면서 동시에 워드 라인 방향으로 플로팅 게이트를 형성시킨다. 이후 종래의 공정과 동일한 공정을 사용하여 공통 소오스(208)/드레인(209), 비트 라인 콘택(210)을 형성시킨다.
따라서, 본 발명과 같이 플로팅 게이트로 사용할 비정질 실리콘 윗면과 측면에 HSG 공정을 사용하여 반구형태의 실리콘 층을 형성시켜 콘트롤 게이트와 접촉면적을 효과적으로 증가시킴으로써 커플링 비를 종래보다 많이 증가시킬 수 있어 콘트롤 게이트에 인가하는 전압을 효과적으로 줄일 수 있을 뿐만 아니라 차지 펌핑 회로를 줄일 수 있으며 차지 펌핑 회로에 사용하는 트랜지스터의 소오스/드레인 구조를 단순화시키며 사이즈도 줄일 수 있는 등 커플링 비 증가를 통한 여러 가지 장점을 가지는 플래시 메모리 소자를 구현할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 플래시 메모리 제조방법은 플로팅 게이트로 사용할 비정질 실리콘 윗면과 측면에 HSG 공정을 사용하여 반구형태의 실리콘 층을 형성시켜 콘트롤 게이트와 접촉면적을 효과적으로 증가시킴으로써 커플링 비를 종래보다 많이 증가시킬 수 있어 콘트롤 게이트에 인가하는 전압을 효과적으로 줄일 수 있을 뿐만 아니라 차지 펌핑 회로를 줄일 수 있으며 차지 펌핑 회로에 사용하는 트랜지스터의 소오스/드레인 구조를 단순화시키며 사이즈도 줄일 수 있는 효과가 있다.
도 1a 내지 도 1g는 종래기술에 의한 플래시 메모리 제조방법의 공정단면도.
도 2는 본 발명에 따른 플래시 메모리의 유니트 셀.
도 3a 내지 도 7b는 본 발명에 의한 플래시 메모리 제조방법의 공정단면도.

Claims (2)

  1. 반도체 기판에 터널 산화막, 비정질 실리콘을 형성하는 단계;
    상기 비정질 실리콘을 비트 라인 방향으로 패터닝하는 단계;
    상기 비정질 실리콘의 표면에 HSG 공정을 사용하여 반구형태의 실리콘 층을 형성하는 단계;
    상기 기판의 전면에 ONO층과 콘트롤 게이트용 폴리 실리콘을 증착하는 단계;
    상기 폴리 실리콘에 포토레지스트를 증착하고 패터닝하는 단계; 및
    상기 패터닝된 포토레지스트를 마스크로 상기 폴리 실리콘과 비정질 실리콘을 식각하여 콘트롤 게이트 및 워드라인 방향으로 플로팅 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 플래시 메모리 제조방법.
  2. 제 1항에 있어서,
    상기 반구형태의 실리콘 층을 비트 라인 방향으로 형성된 비정질 실리콘의 측면에도 형성하는 것을 특징으로 하는 플래시 메모리 제조방법.
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