DE102005037566B4 - Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur - Google Patents

Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur Download PDF

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Abstract

Herstellungsverfahren für eine Halbleiterstruktur mit den Schritten:
Bereitstellen eines Halbleitersubstrats (1; 1') mit einem aktiven Bereich (4; 4') mit einer freiliegenden Oberseite (O; O')
Bilden von mindestens einem an den aktiven Bereich (4; 4') angrenzenden STI-Graben (5a, 5b; 5a', 5b') mit einer isolierenden Füllung (9; 9'), die sich bis oberhalb der Oberseite (O; O') des aktiven Bereichs (4; 4') erstreckt;
Bilden von einem STI-Grübchen (D1, D2; D1', D2') in der isolierenden Füllung (9; 9'), welches an den aktiven Bereich (4; 4') angrenzt und eine Kante (K; K') der freiliegenden Oberseite (O; O') des aktiven Bereichs (4; 4') freilegt;
Bilden einer Wasserstoffterminierung der freiliegenden Oberseite (O; O') des aktiven Bereichs (4; 4'); und
Durchführen einer Temperung in Wasserstoffatmosphäre zum Bilden einer Verrundung (KV; KV') aus der Kante (K; K') des aktiven Bereichs (4; 4') derart, dass die Oberseite (O; O') des aktiven Bereichs (4; 4') stetig...

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Halbleiterstruktur und eine entsprechende Halbleiterstruktur.
  • Aus der US 5,858,866 A ist ein Herstellungsverfahren für eine Halbleiterstruktur bekannt, bei dem in einem STI-Graben angrenzend an einen aktiven Bereich verrundete STI-Grübchen angrenzend an einen aktiven Bereich durch einen Oxid-Ätzprozess gebildet werden.
  • Aus der US 6,323,532 A ist eine Halbleiterstruktur bekannt, bei der ein STI-Grübchen in einem STI-Graben angrenzend an ein aktives Gebiet derart gebildet ist, dass das Oxid stetig in eine nicht-verrundete Oberseite eines aktiven Gebiets übergeht.
  • Ein STI-Divot bzw. -Grübchen an einer Kante eines aktiven Gebiets einer Transistoreinichtung verschlechtert die Kontrollierbarkeit der Einstellung der Schwellspannung (Vt), da an der Kante schwer kontrollierbare Feldstärkeeffekte auftreten. Die Tiefe derartiger Divots und damit die Grösse dieses nachteiligen Effekts wurde bislang durch mehrere aufeinanderfolgende Nassätzschritte beeinflusst. Eine gewissen Kantenverrundung des aktiven Gebiets ergab sich dabei durch das Zurückziehen der Padnitridschicht, die Oxidation der aktiven Gebiete und mögliche Opferoxidoxidationen.
  • Bei üblichen MOS-Transistoreinrichtungen ist das Umschließen der Kante der Transistoreinrichtung durch das Gateoxid und den Gateleiter ein Faktor, welcher die Einsatzspannung an der Kante der Transistoreinrichtung unter die Einsatzspannung im zentralen Bereich des Kanals absenkt und somit Leckstromprobleme unterhalb der Einsatzspannung schafft. Insbesondere bei Transistoreinrichtungen von DRAM-Speichervorrichtungen können zu geringe Einsatzspannungen in Haltezeitproblemen auf Grund von Leckströmen unterhalb der Einsatzspannung resultieren.
  • Idealerweise sollte die Einsatzspannung einer derartigen Transistoreinrichtung überall identisch sein mit der Einsatzspannung im zentralen Bereich der Transistoreinrichtung.
  • Aus der US 2001/0014513 A1 ist ein Verfahren zur Herstellung einer Halbleiterstruktur bekannt, bei dem STI-Divots vermieden werden können. Bei diesem bekannten Verfahren wird ein Spin-On-Glas nach dem Entfernen einer Padnitrid-Hartmaske auf die STI-Füllung und auf eine an der Oberseite des aktiven Bereichs befindliche Oxidschicht aufgebracht. Damit werden Divots und Säume in den STI-Gräben gefüllt. Anschließend erfolgt ein Annealschritt zum Verdichten der Spin-On-Glasschicht, und letztendlich erfolgt ein Planarisieren der Struktur bis zur Oberseite des aktiven Bereichs, wobei anfangs vorhandene Divots und Säume mit dem Spin-On-Glas gefüllt bleiben.
  • Daher ist es Aufgabe der vorliegenden Erfindung, ein verbessertes Herstellungsverfahren für eine Halbleiterstruktur und eine entsprechende Halbleiterstruktur zu schaffen, wobei ein verbesserter Profil des aktiven Bereichs erhalten wird.
  • Erfindungsgemäss wird dieses Problem durch das in Anspruch 1 angegebene Herstellungsverfahren bzw. die Halbleiterstruktur nach Anspruch 9 gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, eine Temperung in Wasserstoffatmosphäre zum Bilden einer Verrundung aus der Kante des aktiven Bereichs derart durchzuführen, dass die Oberseite des aktiven Bereichs stetig in die Oberseite der Füllung übergeht.
  • Erfindungsgemäß beeinflusst nur noch die Oxidentfernung über dem aktiven Gebiet die Tiefe der STI-Divots. Die Kantenverrundung wird im Wesentlichen also dominiert durch die Tiefe, auf die das STI-Oxid vor dem Wasserstoffprozess zurückgezogen wird und durch die Temperatur des anschließenden H2-Temperprozesses. Dadurch lässt sich eine bessere Prozesskontrolle der Divots erzielen.
  • Vorteilhafterweise kann erfindungsgemäss eine Kante des aktiven Bereichs und daher ein Umschließen solch einer Kante eines aktiven Gebiets durch eine spätere Gatestruktur vermieden werden. Weiterhin wird ermöglicht, den maximalen Strom im ON-Zustand einer später dort vorzusehenden MOS-Transistoreinrichtung zu maximieren. Somit sind sowohl der Krümmungsradius an der Oberseite des aktiven Bereichs als auch die elektrisch wirksame Divot-Tiefe einstellbar, da der Prozess sozusagen selbstjustierend stoppt, wenn der Zustand niedrigster Energie erreicht ist.
  • Beide Aspekte wirken sich auf die Streuung der maximalen elektrischen Feldstärke über den Chip positiv aus und verbessern dadurch die Vt-Steuerung und dementsprechend die Haltezeitverteilung bei einer daraus beispielsweise hergestellten Halbleiter-Speichervorrichtung. Der zusätzliche H2-Schritt ergab bei Versuchen zusätzlich eine Erhöhung der Einsatzspannung Vt um ca. 120 mV im Vergleich zu einem herkömmlichen Verfahren ohne Kantenverrundung bei gleichem ON-Strom.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
  • Gemäss einer bevorzugten Weiterbildung werden auf der Oberseite mit der gebildeten Verrundung eine Gatedielektrikumsschicht und eine Gateleiterschicht gebildet.
  • Gemäss einer weiteren bevorzugten Weiterbildung wird die Wasserstoffterminierung vor Anwendung der Wasserstoff-Temperung in dampfförmiger oder flüssiger HF-Lösung vorgenommen.
  • Gemäss einer weiteren bevorzugten Weiterbildung wird die Temperung in Wasserstoffatmosphäre bei einem Druck im Bereich zwischen 5 und 15 Torr, vorzugsweise 10 Torr, und bei einer Temperatur im Bereich von 750 und 875°C, vorzugsweise 825°C, durchgeführt.
  • Gemäss einer weiteren bevorzugten Weiterbildung werden zwei an gegenüberliegenden Seiten an den aktiven Bereich angrenzende STI-Gräben mit einer jeweiligen isolierenden Füllung, die sich jeweils bis oberhalb der Oberseite des aktiven Bereichs erstreckt, gebildet. In beiden STI-Gräben wird ein jeweiliges STI-Grübchen in der isolierenden Füllung gebildet, welches an den aktiven Bereich angrenzt und eine Kante der freiliegenden Oberseite des aktiven Bereichs freilegt.
  • Gemäss einer weiteren bevorzugten Weiterbildung werden zum Bilden der STI-Gräben eine Padoxidschicht und eine darüberliegende Padnitridschicht auf der Oberseite gebildet und entsprechend strukturiert, wobei die STI-Gräben durch einen Ätzschritt unter Verwendung der strukturierten Padoxidschicht und Padnitridschicht als Maske gebildet werden, wobei die Füllung durch einen Abscheidungsprozess und anschliessenden Rückpolierprozess bis zur Oberseite der Padnitridschicht gebildet wird, und wobei das STI-Grübchen durch sukzessives Entfernen der Padnitridschicht und Padoxidschicht gebildet wird.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist der aktive Bereich Teil eines planaren MOS-Transistors.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist der aktive Bereich Teil eines Recessed-Channel Array Transistors (RCAT).
  • Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • 1A–E zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als erste Ausführungsform der vorliegenden Erfindung; und
  • 2A–C zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als zweite Ausführungsform der vorliegenden Erfindung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1A–E zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als erste Ausführungsform der vorliegenden Erfindung.
  • In 1A bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat, auf dessen Oberseite O eine Padoxidschicht 2 und darüber eine Padnitridschicht 3 aufgebracht sind.
  • Weiter mit Bezug auf 1B werden durch ein an sich bekanntes Verfahren in der Padoxidschicht 2 und Padnitridschicht 3 (nicht dargestellte) Maskenöffnungen gebildet und anschließend STI-Gräben 5a, 5b mit Hilfe dieser Maskenöffnungen in das Halbleitersubstrat 1 geätzt. Dann werden die Wände der STI-Gräben 5a, 5b mit einer thermischen Oxidschicht 8 versehen, und schließlich werden die STI-Gräben 5a, 5b mit einer isolierenden Siliziumoxidfüllung 9 gefüllt und bis zur Oberseite der Padnitridschicht 3 durch einen CMP-Prozess (chemisch mechanisches Polieren) planarisiert. Dies führt zur in 1B gezeigten Struktur, wobei Bezugszeichen 4 ein aktives Gebiet für einen später zu bildenden MOS-Transistor darstellt.
  • Mit Bezug auf 1C wird dann zunächst die Padnitridschicht 3 durch einen entsprechenden Nassätzprozess entfernt. In einem weiteren Nassätzprozess wird dann die Padoxidschicht 2 über dem aktiven Bereich 4 entfernt, wobei sich bedingt durch lokal überhöhte Nassätzraten Divots D1, D2 an den Kan ten des aktiven Bereichs 4 in der Füllung 9 bilden, an denen die Füllung 9 der STI-Gräben 5a, 5b bis unterhalb der Oberseite O des Halbleitersubstrats im aktiven Bereich 4 an dessen Kanten K zurückgezogen ist.
  • Die Breite des aktiven Bereichs 4 beträgt typischerweise bei heutigen Technologien 90 bis 100 nm, und die Tiefenerstreckung der Divots D1, D2 unterhalb der Oberseite O des aktiven Bereichs 4 beträgt typischerweise 15 bis 20 nm.
  • In einem darauffolgenden Prozessschritt erfolgt dann eine H-Terminierung der freiliegenden Oberseite O des aktiven Bereichs 4 mittels dampfförmiger oder mittels flüssiger HF-Lösung. Bei dieser H-Terminierung werden möglicherweise übriggebliebene Oxidinseln auf der Oberseite O des aktiven Bereichs 4 entfernt.
  • Anschliessend lässt sich eine Kantenverrundung KV des aktiven Bereichs 4 durch Umformung dessen Kanten K durch eine anschließende Temperung in H2-Atomosphäre einstellen, wie in 1D gezeigt. Hierzu erfolgt ein derartiger Temperschritt bei 10 Torr und 875°C für ca. 1 bis 30 Sekunden lang. Bei dem besagten Druck von 10 Torr Wasserstoffatmosphäre hat sich ein Temperaturbereich zwischen 750°C und 875°C als besonders geeignet herausgestellt. Bei höheren Temperaturen kommt es ungewünschter Weise zu einer Facettierung der Oberseite O des aktiven Gebiets 4 bzw. zu einem Oxidabtrag der Oxidfüllung 9 bzw. Siliziumabtrag des aktiven Gebiets 4.
  • Dabei verändert sich die Topologie der Oberseite O des aktiven Bereichs 4 durch Umlagerung von Siliziumatomen, bis ein Zustand niedrigster freier Oberflächenenergie erreicht ist. Dieser Zustand entspricht einer Kantenverrundung KV der zuvor vorliegenden Kanten K der Oberseite O des aktiven Bereichs 4. Die Kantenverrundung ist stetig und mündet ebenfalls stetig in die STI-Divots D1, D2 der STI-Gräben 5a, 5b ein, was schliesslich zum in 1D gezeigten Prozesszustand führt.
  • Das Silizium des aktiven Gebiets 4 wird dabei am Rande der Oxidfüllung 9 der STI-Gräben 5a, 5b gleichsam gepinnt.
  • Durch diese Kantenverrundung KV gibt es keine Kanten K mehr und damit kein Umgreifen einer Kante durch eine spätere Gatestruktur, wie in 1E dargestellt, in der 10 eine Gateoxidschicht auf der Oberseite O des aktiven Bereichs 4 bezeichnet und in der 15 einen darüber liegenden Gateleiter, z. B. aus Polysilizium, bezeichnet.
  • 2A–C zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfahrens einer Halbleiterstruktur als Ausführungsform der vorliegenden Erfindung.
  • Bei der zweiten Ausführungsform gemäß 2A bis C handelt es sich um eine RCAT-Transistoreinrichtung (RCAT = Recessed Channel Array Transistor), bei der ein U-förmiger Kanal durch ein Silizium-Halbleitersubstrat 1' entlang eines Grabens 20 mit einem Gatedielektrikum 10' und einem Gateleiter 15' verläuft, wie in 2A gezeigt. Die Bezugszeichen 7 und 8 bezeichnen ein Source- bzw. Draingebiet.
  • 2A bezeichnet einen Längsschnitt durch eine derartige RCAT-Transistoreinrichtung, wohingegen 2B und 2C einen Querschnitt entlang der Schnittlinie X in 2A darstellen.
  • Wie 2B entnehmbar, wird der aktive Bereich 4' in Querrichtung beiderseits von einem jeweiligen STI-Graben 5a', 5b' begrenzt. Während der Herstellung des Grabens 20 bilden sich Divots D1', D2' an den Kanten K' des aktiven Bereichs 4'.
  • Im Anschluss an den in 2B gezeigten Prozesszustand erfolgt dann gemäss 2C die bereits im Zusammenhang mit der ersten Ausführungsform beschriebene H-Terminierung der Oberseite O' in dampfförmiger bzw. flüssiger HF-Lösung. Schliess lich erfolgt schließlich die Temperung in H2-Atomosphäre bei einer Temperatur zwischen 750°C und 875°C und einem Druck von 10 Torr, um die zuvor vorhandenen Kanten K' der Oberseite O' des aktiven Bereichs 4' in eine Kantenverrundung KV' umzubilden, die an der entsprechenden Ecke der Oxidfüllung 9' der STI-Gräben 5a', 5b' gepinnt wird, was zu einem stetigen Übergang führt.
  • Somit lässt sich auch bei dieser RCAT-Transistoreinrichtung ein Umgreifen einer Kante eines aktiven Bereichs 4' durch einen Gatedielektrikum bzw. einen Gateleiter vermeiden, was zu einer besseren Kontrollierbarkeit der Einsatzspannungen Vt bei konstant hohem On-Strom des Transistors führt.
  • Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Obwohl bei den obigen Ausführungsbeispielen die Kantenverrundung unmittelbar nach Herstellung der STI-Gräben vorgesehen wurde, ist dies auch an späterer Stelle möglich. In einem derartigen Prozessablauf würden nach dem Entfernen der Padoxidschicht zahlreiche weitere Prozessschritte, insbesondere Implantationen von Wannen und so weiter erfolgen, wobei zwischenzeitlich auch eine Opferoxidsschicht auf dem aktiven Bereich vorgesehen werden würde. Bei dieser alternativen Ausführungsform würde dann die Verrundung unmittelbar vor der Bildung des letztendlichen Gateoxids durchgeführt werden.
  • Anstelle der dampfförmigen oder flüssigen HF-Terminierung vor dem H2-Temperschritt, könnte auch ein H2-Bakeschritt vor dem H2-Temperschritt durchgeführt werden, und zwar bei höherer Temperatur als dem H2-Temperschritt. Allerdings ist ein derartiger Prozessfluss schlechter kontrollierbar, da die Entfernung der Oxidinseln unmittelbar in den Verrundungsprozess übergeht. Sollte also der H2-Bakeschritt dabei zu lange durchgeführt werden, könnten schon frühzeitig beim Verrundungsprozess ungewünschte Facettierungseffekte bzw. Oxid- oder Siliziumentferungseffekte auftreten.
  • Das beschriebene Verfahren ließe sich ebenfalls mit dem Wasserstoff-Isotop Deuterium durchführen.
  • Letztlich ist die vorliegende Erfindung nicht auf die hier erläuterten Transistorstrukturen begrenzt, sondern prinzipiell für beliebige Transistorstrukturen anwendbar.
    • 1, 1'
    Halbleitersubstrat
    O
    Oberseite
    2
    Padoxidschicht
    3
    Padnitridschicht
    4, 4'
    aktiver Bereich
    8
    thermische Oxidschicht
    9, 9'
    Siliziumoxidfüllung
    5a, 5b, 5a', b'
    STI-Gräben
    K, K'
    Kante
    D1, D2, D1', D2'
    STI-Divots bzw. -Grübchen
    KV, KV'
    Kantenverrundung
    10, 10'
    Gatedielektrikum
    15, 15'
    Gateleiter
    7, 8
    Source-, Drainbereich
    X
    Schnittlinie
    20
    Graben

Claims (9)

  1. Herstellungsverfahren für eine Halbleiterstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (1; 1') mit einem aktiven Bereich (4; 4') mit einer freiliegenden Oberseite (O; O') Bilden von mindestens einem an den aktiven Bereich (4; 4') angrenzenden STI-Graben (5a, 5b; 5a', 5b') mit einer isolierenden Füllung (9; 9'), die sich bis oberhalb der Oberseite (O; O') des aktiven Bereichs (4; 4') erstreckt; Bilden von einem STI-Grübchen (D1, D2; D1', D2') in der isolierenden Füllung (9; 9'), welches an den aktiven Bereich (4; 4') angrenzt und eine Kante (K; K') der freiliegenden Oberseite (O; O') des aktiven Bereichs (4; 4') freilegt; Bilden einer Wasserstoffterminierung der freiliegenden Oberseite (O; O') des aktiven Bereichs (4; 4'); und Durchführen einer Temperung in Wasserstoffatmosphäre zum Bilden einer Verrundung (KV; KV') aus der Kante (K; K') des aktiven Bereichs (4; 4') derart, dass die Oberseite (O; O') des aktiven Bereichs (4; 4') stetig in das STI-Grübchen (D1, D2; D1', D2') übergeht.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf der Oberseite (O; O') mit der gebildeten Verrundung (KV; KV') eine Gatedielektrikumsschicht (10; 10') und eine Gateleiterschicht (15; 15') gebildet werden.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Wasserstoffterminierung in dampfförmiger oder flüssiger HF-Lösung vorgenommen wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Temperung in Wasserstoffatmosphäre bei einem Druck von vorzugsweise 10 Torr bei einer Temperatur im Bereich von 750 und 875°C, vorzugsweise 825°C, durchgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwei an gegenüberliegenden Seiten an den aktiven Bereich (4; 4') angrenzende STI-Gräben (5a, 5b; 5a', 5b') mit einer jeweiligen isolierenden Füllung (9; 9'), die sich jeweils bis oberhalb der Oberseite (O; O') des aktiven Bereichs (4; 4') erstreckt, gebildet werden; und in beiden STI-Gräben (5a, 5b; 5a', 5b') ein jeweiliges STI-Grübchen (D1, D2; D1', D2') in der isolierenden Füllung (9; 9') gebildet wird, welches an den aktiven Bereich (4; 4') angrenzt und eine Kante (K; K') der freiliegenden Oberseite (O; O') des aktiven Bereichs (4; 4') freilegt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zum Bilden der STI-Gräben (5a, 5b; 5a', 5b') eine Padoxidschicht (2) und eine darüberliegende Padnitridschicht (3) auf der Oberseite (O; O') gebildet und entsprechend strukturiert werden, die STI-Gräben (5a, 5b; 5a', 5b') durch einen Ätzschritt unter Verwendung der strukturierten Padoxidschicht (2) und Padnitridschicht (3) als Maske gebildet werden, die Füllung (9; 9') durch einen Abscheidungsprozess und anschliessenden Rückpolierprozess bis zur Oberseite der Padnitridschicht (3) gebildet wird, und das STI-Grübchen (D1, D2; D1', D2') durch sukzessives Entfernen der Padnitridschicht (3) und Padoxidschicht (2) gebildet wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der aktive Bereich (4) Teil eines planaren MOS-Transistors ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der aktive Bereich (4) Teil eines RCAT-Transistors ist.
  9. Halbleiterstruktur hergestellt mit einem Verfahren gemäß einem der vorherigen Ansprüche mit: einem Halbleitersubstrat (1; 1') mit einem aktiven Bereich (4; 4') mit einer freiliegenden Oberseite (O; O'); mindestens einem an den aktiven Bereich (4; 4') angrenzenden STI-Graben (5a, 5b; 5a', 5b') mit einer isolierenden Füllung (9; 9'), die sich bis oberhalb der Oberseite (O; O') des aktiven Bereichs (4; 4') erstreckt; einem STI-Grübchen (D1, D2; D1', D2') in der isolierenden Füllung (9; 9'), welches an den aktiven Bereich (4; 4') angrenzt; und einer Verrundung (KV; KV') des aktiven Bereichs (4; 4') derart, dass die Oberseite (O; O') des aktiven Bereichs (4; 4') stetig in das STI-Grübchen (D1, D2; D1', D2') übergeht; wobei das STI-Grübchen (D1, D2; D1', D2') eine Tiefenerstreckung bis unterhalb der Oberseite (O; O') des aktiven Bereichs (4; 4') aufweist.
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