KR100338767B1 - 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 - Google Patents

트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 Download PDF

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Abstract

트렌치 상부 코너를 라운딩하고 이 부분에서의 산화량을 증대시켜 트랜지스터의 험프 및 역방향 협폭 현상을 개선한 트렌치 소자분리 구조와 이러한 구조를 갖는 반도체 소자 및 트렌치 소자분리 방법이 개시되어 있다. 그 트렌치 소자분리 방법은, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 트렌치의 내벽에, 10 ∼ 150Å 두께의 내벽 산화막을 형성하는 단계와, 내벽 산화막을 덮는 라이너(liner)를 형성하는 단계, 및 트렌치를 절연막으로 매립하는 단계를 포함하여 이루어진다.

Description

트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법{Trench Isolation structure and semiconductor device having the same, trench isolation method}
본 발명은 반도체 장치의 소자분리 구조와 그 형성방법, 및 반도체 소자에 관한 것으로, 특히 트렌치 상부 코너를 라운딩하고 이 부분에서의 산화량을 증대시켜 트랜지스터의 험프 및 역방향 협폭 현상을 개선한 트렌치 소자분리 구조와 이러한 구조를 갖는 반도체 소자 및 트렌치 소자분리 방법에 관한 것이다.
반도체 장치의 소자간 분리방법은 국부적 산화방법(LOCal Oxidation of Silicon; 이하, LOCOS라 칭함)과 트렌치 소자분리(Trench isolation) 방법으로 크게 나눌 수 있다.
이 중, LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 가지고 있지만, 측면산화에 의한 버즈 비크(bird's beak)가 형성되어 소자분리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
따라서, 실리콘 기판에 트렌치를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 상기한 LOCOS보다 작은 분리영역을 구현할 수 있는 트렌치 소자분리(Trench Isolation)기술이 필수적으로 요구되고 있다.
트렌치를 이용한 소자분리 기술의 여러 공정 중에서도, 트렌치의 프로파일(profile)을 어떻게 형성하는가 하는 것은 안정된 특성의 소자를 실현하기 위해 매우 중요한 사항이다. 즉, 트렌치의 깊이(trench depth), 트렌치의 각도(trench angle), 트렌치 에지(trench edge)의 모양 등을 적절하게 하여야 하는 것이다. 특히, 고집적 반도체 장치에서 쉘로우 트렌치 소자분리(Shallow Trench Isolation; 이하 STI라 칭함) 방법을 이용하는 경우에는, 트렌치의 에지(edge) 부분이 어떤 프로파일(profile)을 갖는가에 따라 소자의 전기적 특성이 결정된다고 해도 과언이 아니다.
도 1은 종래의 STI 소자분리 방법에서 나타나는 문제점을 설명하기 위한 단면도로서, 참조부호 1은 반도체기판을, 3은 STI 영역에 매립된 소자분리막을, 5는 게이트산화막을, 그리고 7은 게이트전극을 각각 나타낸다.
도 1에 도시된 바와 같이, 트렌치의 에지부분이 거의 90°에 가까운 날카로운 각도를 가지고 형성될 경우에 다음과 같은 문제점이 발생한다. 첫째는, 게이트 형성 공정에서 게이트 도전층이 트렌치의 상부 코너부위를 감싸며 지나감으로써, 트렌치 코너에 강한 전계(electric field)가 집중되어 도 2에 도시된 바와 같이, 트랜지스터가 두 번 턴-온(turn on)되는 험프(hump) 현상 및 역방향 협폭 효과(inverse narrow width effect)를 유발하여 트랜지스터의 성능이 열화된다.
도 3은 STI 구조에서 나타나는 역방향 협폭 효과를 도시한 그래프이다. 이역 협폭 효과란 그래프에 나타난 바와 같이, 트랜지스터의 채널 폭이 감소함에 따라 문턱 전압이 감소하는 현상을 가리키며, 도면에서 참조부호 'X'는 험프 현상의 발생 전에 관측된 결과를, 'Y'는 험프 발생 후에 관측된 결과를 각각 나타낸다.
트렌치의 에지부분이 90°에 가까운 날카로운 각도를 가지고 형성될 경우에 나타나는 문제점 중 둘째는, 트렌치 에지부분에서 게이트절연막이 얇게 형성되거나 이 부위의 게이트산화막에 전계가 집중되어 게이트절연막의 신뢰성이 저하되는 것이다.
상기한 문제들을 해결하기 위하여 여러 가지 방법이 제안되었는데, 그 예가 미국 특허 제5,861,104호 및 5,763,315호에 개시되어 있다.
상기 미국특허 제5,861,104호에서는 트렌치를 식각하는 방법을 개선하여 트렌치 상단 코너가 라운드(round)되도록 하는 방법을 기술하고 있으며, 5,763,315호에서는 습식식각 등의 방법으로 결정방향이 (100)인 반도체기판에 산화율이 높은 (111)면을 형성시킴으로써 트렌치 상단부가 라운드(round) 되도록 하고, 이 부분에 형성되는 게이트산화막의 두께를 증가시켜 트랜지스터 및 게이트산화막의 신뢰성 저하를 방지하는 방법을 기술하고 있다.
본 발명은 트렌치의 상단부를 라운딩함과 동시에 트렌치의 상단부에 결정방향이 (111)인 면을 형성하여 이 부분에 형성되는 게이트산화막의 두께를 증가시키고, 결과적으로 트랜지스터의 특성을 크게 향상시키는 구조 및 제조방법을 제시하고자 한다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치 상단 코너를 라운드되게 함과 동시에 트렌치 상부 코너에서의 게이트산화막의 두께를 증가시켜 트랜지스터 및 게이트절연막의 신뢰성을 향상시킬 수 있는 트렌치 소자분리 구조를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 개선된 구조의 소자분리 구조를 가짐으로써 그 특성이 대폭 향상된 구조의 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 트렌치 상단 코너를 라운드되게 함과 동시에 트렌치 상부 코너에서의 게이트산화막의 두께를 증가시켜 트랜지스터 및 게이트절연막의 신뢰성을 향상시킬 수 있는 트렌치 소자분리 방법을 제공하는 것이다.
도 1은 종래의 STI 방법에서 나타나는 문제점을 설명하기 위한 단면도이다.
도 2는 종래의 STI 방법으로 제조된 반도체 소자에서 나타나는 험프현상을 설명하기 위한 그래프이다.
도 3은 STI 구조에서 나타나는 역방향 협폭 효과(inverse narrow width effect)를 도시한 그래프이다.
도 4는 본 발명의 일 실시예에 의한 반도체 소자를 도시한 단면도이다.
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 의한 트렌치 에지가 라운드된 소자분리 구조를 갖는 반도체 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 6은 트렌치 상단부의 질화막 라이너(liner)에 덴트(dent)가 형성된 것을 보여주는 부분 확대 단면도이다.
도 7은 트렌치의 내벽의 질화막 라이너의 인장 변형력(tensile stress)에 의해 트렌치 상단에서의 산화량이 증가함을 설명하기 위한 부분 확대도이다.
도 8 내지 도 10은 트렌치 내벽 산화막의 두께에 따른 트렌치 상부 코너에서의 게이트산화막의 두께 및 코너 라운딩 정도를 알아보기 위하여 관측한 주사형 전자 현미경(SEM) 사진들이다.
상기 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리 구조는, 반도체기판의 비활성영역에 형성되며, 그 상부 에지(edge)가 라운드된 트렌치와, 상기 트렌치의 내벽에 형성되고, 10 ∼ 150Å의 두께를 갖는 내벽 산화막과, 상기 내벽 산화막의 표면을 따라 형성된 라이너(liner), 및 내벽 산화막 및 라이너가 그 내벽에 형성된 상기 트렌치를 매립하는 절연막을 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 내벽 산화막은 습식산화 또는 건식산화 방법으로 형성된 열산화막이고, 상기 라이너는 저압 화학기상증착(LPCVD) 방법으로 형성된 질화막으로서 그 높이가 상기 트렌치 상단의 높이보다 0 ∼ 500Å 정도 낮은 것이 바람직하다.
그리고, 반도체기판의 활성영역은 결정방향이 (100) 방향이고, 상기 트렌치 상단부의 반도체기판의 결정방향은 (111) 방향인 것이 바람직하다.
상기 과제를 이루기 위하여 본 발명에 의한 다른 트렌치 소자분리 구조는, 반도체기판의 비활성영역에 형성되며, 그 상부 에지(edge)가 라운드된 트렌치와, 상기 트렌치의 내벽에 형성된 내벽 산화막과, 상기 내벽 산화막의 표면을 따라 형성되며, 상기 트렌치 상단보다 낮게 리세스된 라이너(liner), 및 내벽 산화막 및 라이너가 그 내벽에 형성된 상기 트렌치를 매립하는 절연막을 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 내벽 산화막은 습식산화 또는 건식산화 방법으로 형성된 열산화막으로서, 10 ∼ 150Å의 두께를 가지고, 상기 라이너는 상기 트렌치 상단보다 0 ∼ 500Å 정도 리세스된 것이 바람직하다.
상기한 다른 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리 구조를 갖는 반도체 소자는, 반도체기판의 비활성영역에 형성되며, 그 상부 에지(edge)가 라운드된 트렌치와,상기 트렌치의 내벽에 형성되고, 10 ∼ 150Å의 두께를 갖는 내벽 산화막과, 상기 내벽 산화막의 표면을 따라 형성된 라이너(liner)와, 내벽 산화막 및 라이너가 그 내벽에 형성된 상기 트렌치를 매립하는 절연막과, 활성영역의 상기 반도체기판 상에 형성되며, 그 중심부보다 에지부가 더 두꺼운 게이트절연막, 및 상기 게이트절연막 상에 형성된 게이트전극을 구비하는 것을 특징으로 한다.
본 발명의 반도체 소자에 있어서, 상기 내벽 산화막은 습식산화 또는 건식산화 방법으로 형성된 열산화막이고, 상기 라이너는 저압 화학기상증착(LPCVD) 방법으로 형성된 질화막으로서, 그 높이가 상기 트렌치 상단의 높이보다 0 ∼ 500Å 정도 낮은 것이 바람직하다.
그리고, 상기 반도체기판의 활성영역은 결정방향이 (100) 방향이고, 상기 트렌치 상단부의 반도체기판의 결정방향은 (111) 방향인 것이 바람직하다.
상기 또다른 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리 방법은, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에, 10 ∼ 150Å 두께의 내벽 산화막을 형성하는 단계와, 상기 내벽 산화막을 덮는 라이너(liner)를 형성하는 단계, 및 상기 트렌치를 절연막으로 매립하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 트렌치 소자분리 방법에 있어서, 상기 트렌치를 형성하는 단계는, 반도체기판 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 패드 질화막을 형성하는 단계와, 사진식각 공정으로 상기 패드 질화막 및 패드 산화막을 패터닝하여 비활성영역의 반도체기판을 노출시키는 단계, 및 노출된 반도체기판을 식각하여 트렌치를 형성하는 단계로 이루어진다. 그리고, 상기 내벽 산화막은 습식 또는 건식 열산화 방법으로 형성하고, 상기 라이너(liner)는 저압 화학기상증착(LPCVD) 방법을 사용하여 20 ∼ 200Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 트렌치를 절연막으로 매립하는 단계는, 내벽 산화막 및 라이너(liner)가 형성된 결과물 상에 절연막을 증착하는 단계와, 상기 절연막의 표면을 평탄화하는 단계로 이루어진다.
그리고, 상기 절연막의 표면을 평탄화하는 단계는 상기 패드 질화막을 식각 종료층으로 사용하여 화학적 물리적 폴리슁(CMP) 공정으로 이루어진다. 상기 트렌치를 절연막으로 매립하는 단계 후에, 활성영역에 형성된 패드 질화막을 제거하는 단계와, 상기 패드 산화막을 제거하는 단계를 더 구비할 수도 있다.
그리고, 상기 질화막을 제거하는 단계에서, 과도식각이 이루어지도록 하여 상기 라이너(liner)가 반도체기판의 표면보다 0 ∼ 500Å 정도 낮게 리세스(recess)되도록 하는 것이 바람직하다.
상기 또다른 과제를 이루기 위하여 본 발명에 의한 다른 트렌치 소자분리 방법은, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 라이너(liner)를 형성하는 단계와, 상기 트렌치를 절연막으로 매립하는 단계, 및 상기 라이너의 높이가 상기 트렌치 상단부보다 낮게 리세스 되도록 상기 라이너를 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 트렌치 소자분리 방법에 있어서, 상기 트렌치를 형성하는 단계는, 반도체기판 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 패드 질화막을 형성하는 단계와, 사진식각 공정으로 상기 패드 질화막 및 패드 산화막을 패터닝하여 비활성영역의 반도체기판을 노출시키는 단계, 및 노출된 반도체기판을 식각하여 트렌치를 형성하는 단계로 이루어진다.
상기 라이너를 형성하는 단계 전에, 습식 또는 건식 열산화 방법으로 상기 트렌치의 내벽에 10 ∼ 150Å 정도 두께의 내벽 산화막을 형성하는 단계를 더 포함할 수도 있다. 그리고, 상기 라이너(liner)는 저압 화학기상증착(LPCVD) 방법을 사용하여 20 ∼ 200Å의 두께로 형성하는 것이 바람직하다.
상기 트렌치를 절연막으로 매립하는 단계는, 상기 내벽 산화막 및 라이너(liner)가 형성된 결과물 상에 절연막을 증착하는 단계와, 상기 절연막의 표면을 평탄화하는 단계로 이루어진다. 이 때, 상기 절연막의 표면을 평탄화하는 단계는 상기 패드 질화막을 식각 종료층으로 사용하여 화학적 물리적 폴리슁(CMP) 공정으로 이루어진다. 그리고, 상기 라이너를 식각하는 단계는, 활성영역에 형성된 패드 질화막을 제거하는 단계에서 이루어지고, 그 후 상기 패드 산화막을 제거하는 단계를 더 구비하는 것이 바람직하다. 그리고,상기 라이너(liner)는 상기 반도체기판의 표면보다 0 ∼ 500Å 정도 리세스 되도록 하는 것이 바람직하다.
본 발명에 따르면, 트렌치 내벽 산화막의 두께를 일정 수준으로 제한하고질화막 라이너의 상단에 덴트(dent)를 형성함으로써 게이트산화막 형성공정에서 트렌치 상단 코너에서의 산화량을 크게 증가시킬 수 있다. 따라서, 트렌치 에지에서의 전계집중으로 인한 험프 및 역방향 협폭효과를 억제할 수 있고, 게이트절연막의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
실시예
도 4는 본 발명의 일 실시예에 의한 반도체 소자를 도시한 단면도로서, 트렌치 에지가 라운드된 소자분리 구조를 갖는 반도체 소자가 도시되어 있다.
도 4를 참조하면, 반도체기판(40)의 비활성영역에, 그 상부 에지(edge)가 라운드된 트렌치가 형성되어 있고, 상기 트렌치의 내벽에는 내벽 산화막(48)과 라이너(liner)(50)가 차례로 형성되어 있다. 상기 내벽 산화막(48)은 습식 또는 건식 열산화 방법으로 형성되며, 그 두께는 10 ∼ 150Å 정도로 얇게 형성되어 있다. 그리고, 상기 라이너(50)는 저압 화학기상증착(LPCVD) 질화막으로 이루어지고, 그 두께는 20 ∼ 200Å 정도이다. 특히, 상기 라이너(50)는 트렌치 상단의 높이보다 낮게 리세스되어 있는데, 트렌치 상단보다 0 ∼ 500Å 정도 리세스되는 것이 바람직하다.
상기 내벽 산화막 및 라이너가 형성된 트렌치의 내부는 CVD 산화막과 같은 절연막(52)으로 완전히 매립되어 있고, 그 절연막의 표면은 평탄화되어 있다.
상기 반도체기판(40)의 활성영역에는 게이트절연막(54)과 게이트전극(56)이 형성되어 있다. 특히, 상기 게이트절연막(54)은 중심부보다 가장자리, 즉 트렌치와 인접한 부분에 훨씬 두껍게 형성되어 있다.
이와 같은 구조의 본 발명에 의한 반도체소자에 따르면, 트렌치의 상부 에지가 라운딩되고 또한 이 부분에 게이트절연막이 활성영역쪽보다 더 두껍게 형성되므로 게이트절연막의 가장자리에 전계가 집중됨으로써 발행하는 험프 현상 및 역방향 협폭현상을 억제할 수 있으며, 게이트절연막의 신뢰성을 향상시킬 수 있다.
도 5a 내지 도 5f는 본 발명의 바람직한 실시예에 의한 트렌치 에지가 라운드된 소자분리 구조를 갖는 반도체 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 5a를 참조하면, 반도체기판(40) 상에 100Å 정도 두께의 열산화막을 성장시켜 기판의 스트레스(stress)를 완화시키고 보호하기 위한 패드산화막(42)을 형성한다. 이 패드산화막(42) 상에, 후속의 트렌치 형성을 위한 기판 식각시 또는 트렌치 매립물질에 대한 평탄화 공정시 마스크로 사용될 막으로서, 상기 반도체기판(40)과의 식각 선택비가 우수한 물질, 예를 들어 실리콘질화막을 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 1,500Å 정도 두께로 증착하여 패드 질화막(44)을 형성한다.
다음에, 사진공정을 이용하여 상기 패드 질화막(44) 상에 비활성영역을 노출시키는 모양의 포토레지스트 패턴(46)을 형성한다. 이 포토레지스트 패턴(46)을 마스크로 사용하여 상기 패드 질화막(44)과 패드 산화막(42)을 이방성 식각함으로써 비활성영역의 반도체기판(40)이 노출되도록 한다.
도 5b를 참조하면, 포토레지스트 패턴을 제거한 다음, 패드 질화막(44)과 패드 산화막(42)을 식각 마스크로 사용하여 노출된 반도체기판을 2,000 ∼ 10,000Å 정도 이방성 식각하여 트렌치(47)를 형성한다. 이 때, 상기 포토레지스트 패턴을제거하지 않은 상태에서 포토레지스트 패턴을 식각 마스크로 사용하여 트렌치를 형성할 수도 있다. 이후에 진행되는 공정에서 트렌치의 상부가 라운딩되기 때문에, 이 단계에서는 트렌치의 상부 코너를 라운딩하는 공정을 실시하지 않고 거의 수직에 가깝게 트렌치를 형성하여도 된다.
도 5c를 참조하면, 트렌치가 형성된 반도체기판에 대해 소정의 열산화 공정을 실시하여 상기 트렌치의 내벽에 내벽 산화막(48)을 형성한다. 상기 내벽 산화막(48)은 10 ∼ 150Å 정도의 두께, 바람직하게는 10 ∼ 50Å 정도의 두께로 형성하는데, 이렇게 내벽 산화막을 얇게 형성하는 이유에 대해서는 후술(後述)하기로 한다. 또한, 상기 내벽 산화막(48)은 습식산화 또는 건식산화의 열산화 방법으로 형성할 수 있는데, 두께의 조절과 균일도가 높은 건식산화 방법을 사용하여 형성하는 것이 바람직하다.
이어서, 내벽 산화막이 형성된 결과물의 전면에, LPCVD 방법으로 실리콘질화막을 증착하여 라이너(liner, 50)를 형성한다. 이 라이너(50)는 20 ∼ 200Å 정도의 두께로 형성할 수 있는데, 라이너가 너무 얇을 경우 후속의 산화 공정에 의해 쉽게 파괴될 수 있으며, 너무 두꺼울 경우 트렌치의 종횡비(aspect ratio)가 커져서 절연막으로 트렌치 내부를 매립(filling)할 때 보이드(void)가 형성되는 등 완벽한 트렌치 매립이 어렵게 될 수 있다.
도 5d를 참조하면, 질화막 라이너(50)가 형성된 결과물 상에 절연물질, 예를 들어 화학기상증착(CVD) 방법을 사용하여 트렌치를 매립하기 충분한 정도의 두께, 예를 들어 10,000Å 이하의 두께로 산화막(52)을 증착한다. 상기 CVD 산화막(52)으로 트렌치를 매립한 후, 매립된 CVD 산화막의 치밀화를 위하여 고온에서 열처리(annealing) 공정을 실시하는 것이 바람직하다.
트렌치에 매립된 CVD 산화막(52)에 대한 치밀화 공정은, CVD 산화막의 식각율이 너무 크기 때문에 후속되는 CVD 산화막의 평탄화 공정에서 CMP 속도가 빠를 뿐만 아니라 패드 산화막의 습식식각 또는 식각액을 이용한 세정 공정에서 쉽게 소모되는 것을 개선하기 위한 것이다. 상기 CVD 산화막(52)의 치밀화 공정은 질소가스(N2) 분위기에서 1,000℃ 이상의 온도에서 진행하거나, 습식산화 처리를 하는데, 질화막 라이너(50)가 형성되어 있기 때문에 반도체기판(40)의 산화는 일어나지 않는다.
이어서, CVD 산화막(52)에 대해 평탄화 공정, 예를 들어 에치백(etchback) , 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP), 또는 에치백과 CMP 공정을 함께 사용하여 표면을 평탄화한다. 예를 들어 CMP 공정을 이용할 경우, 활성영역에 형성된 패드 질화막(44)을 식각 종료층으로 사용하는데, 패드 질화막(44)이 반정도 진행되었을 때 CMP가 종료되도록 하는 것이 바람직하다.
도 5e를 참조하면, 인산용액을 사용하여 활성영역에 잔류하는 패드 질화막을 제거한다. 이 때, 질화막 라이너(50)도 일부 식각되도록 과도식각을 실시하여, 도시된 바와 같이, 반도체기판(40)의 높이보다 질화막 라이너(50)의 높이가 0 ∼ 500Å 정도 낮게 덴트(dent)가 형성되도록 한다. 덴트(dent)를 형성한 상태의 부분 확대도가 도 6에 도시되어 있다. 이렇게 질화막 라이너(50)의 상부에 덴트를 형성할 경우 트렌치 상단에서의 반도체기판의 산화가 크게 증가하는데, 그 이유에 대해서도 후술(後述)하기로 한다.
덴트(dent)가 너무 심하게 형성되면 트렌치 상단이 마치 오픈(open)된 것처럼 되어 산화시에 트렌치 상단 코너가 뾰족해지는 현상이 있으며, 후속공정에서 MOS 트랜지스터를 형성할 때 게이트용 도전물질이 패터닝 후에도 남아있게 되어 브리지(bridge)를 일으킬 수 있다. 따라서, 통상 사용되는 게이트산화막의 두께 100Å 이하의 소자에서는 500Å 이하의 덴트(dent)량을 갖도록 하는 것이 바람직하다.
이어서, 희석된 불산(HF) 용액을 사용하여 활성영역에 잔류하는 패드 산화막을 제거한다.
도 5f를 참조하면, 덴트가 형성된 도 5e의 결과물에 대해 열산화 공정을 실시하여 게이트산화막(54)을 형성하면, 도시된 것처럼 트렌치 상부 코너에서의 산화가 증대되어 다른 부위에 비해 게이트산화막이 두껍게 형성되고, 이에 따라 트렌치 상부 코너가 라운드된 모양이 된다. 이어서, 상기 게이트산화막(54) 위에 도전물질, 예를 들어 불순물이 도우프된 폴리실리콘막, 또는 도우프된 폴리실리콘과 실리사이드의 적층막을 형성한 다음 사진식각 공정으로 패터닝함으로써 게이트전극(56)을 형성한다.
계속해서, 통상의 방법으로 후속 공정을 진행하여 여러 가지 반도체 소자를 완성한다.
고찰
상술한 본 발명의 실시예에 있어서, 트렌치 상부 코너에서의 게이트산화막의 두께가 증가한 원인은 크게 다음의 세 가지로 요약할 수 있다.
① 트렌치의 내벽에 형성되어 있는 질화막 라이너의 인장 변형력(tensile stress) 때문이다. 트렌치의 측벽을 나타내는 부분 확대도인 도 7을 참조하여 상세히 설명한다.
도 7에서 참조번호 40은 반도체기판을 나타내고, 50은 질화막 라이너를 나타낸다. 참고로, 설명을 용이하게 하기 위하여 트렌치 내벽에 형성되는 내벽 산화막을 생략하였다.
LPCVD 방법으로 증착된 질화막 라이너(50)는 실리콘기판(40)에 대해 인장 변형력(tensile stress)을 가지게 된다. 즉, LPCVD 질화막은 실리콘막에 비해 열팽창 계수가 크기 때문에 산화공정 등 고온공정에서 반도체기판(40)보다 부피가 팽창한다. 따라서, 질화막 라이너(50)에는 인장 변형력이 가해지고 반대로 질화막 라이너와 접촉하고 있는 트렌치 측벽(참조부호 'A')에는 압축 변형력(compressive stress)이 가해진다. 이와 함께 활성영역쪽의 반도체기판(참조부호 'B')에는 인장 변형력이 가해지게 된다. 이렇게 인장변형력이 가해진 상태에서는 격자간 거리가 큰 상태이므로 산화가 빨리 일어난다.
따라서, 질화막 라이너를 형성하여 트렌치 상부 코너의 산화량을 극대화하면서 라운딩되게 하려면, 질화막 라이너와 트렌치 측벽 사이에 형성되는 내벽 산화막의 두께가 가능한 얇을수록 좋은데, 10 ∼ 150Å 정도가 바람직하다.
② 질화막 라이너에 덴트(dent)가 형성되었기 때문이다.
도 6에 도시된 바와 같이, 덴트에 의해 노출된 트렌치 상단의 기판이 산화되면서 점차 경사면을 형성하는데, 이러한 경사면의 결정격자 상태는 (111) 방향을이루게 되고, 활성영역의 기판의 표면은 (100) 방향을 갖는다. 실리콘의 격자간 간격은 (111) 방향일 때 가장 크기 때문에 결정 사이의 결합(bonding)이 약하다 . 따라서, 산화시 결합이 쉽게 끊어져 산화가 가장 빠르게 일어난다.
③ 질화막 라이너가 산화의 차단벽으로 작용하기 때문이다. 질화막 라이너가 없을 경우 게이트산화막 형성시 산소가 트렌치에 매립된 CVD 산화막을 뚫고 트렌치 측벽으로의 산화도 동시에 일어난다. 이에 따른 부피팽창에 의해 기판의 상부 코너에 압축변형력이 작용하게 되고, 따라서 산화가 억제된다. 그러나, 질화막 라이너에 의해 트렌치 측면으로의 산화가 억제되므로, 기판 상부 코너의 산화억제 요인이 사라진다. 따라서, 본 발명에서 형성된 질화막 라이너는 트렌치 측면으로의 산화를 억제하고 윗방향으로의 산화를 용이하게 하는 역할을 한다.
도 8 내지 도 10은 트렌치 내벽 산화막의 두께에 따른 트렌치 상부 코너에서의 게이트산화막의 두께 및 라운딩 정도를 알아보기 위하여 관측한 주사형 전자 현미경(SEM) 사진들이다. 트렌치 내벽 산화막은 각각 240Å, 110Å 및 20Å의 두께로, 질화막 라이너는 동일한 두께로 각각 형성하고, 게이트산화막을 75Å 성장시켰다.
도 8을 참조하면, 트렌치의 코너가 라운딩되지도 않았고 게이트산화막의 두께도 증가하지 않았음을 알 수 있다. 그 원인은 다음과 같이 설명할 수 있다. 첫째, 인장 변형력을 갖는 질화막 라이너가 압축변형력을 갖는 트렌치 측벽으로부터 멀리 떨어져 있기 때문에 실리콘기판 상단에 인장변형력을 야기하지 못했기 때문이다. 둘째, 트렌치 상단부에서는 두껍게 성장한 측벽 산화막에 걸쳐 질화막 라이너가 형성되어 있기 때문에, 인산용액에 의한 질화막 식각이 진행되어도 아랫방향으로의 덴트(dent)가 형성되지 않는다. 따라서, 게이트산화막을 형성하기 위한 산화가 진행되어도 기판의 상단 코너에 (111) 방향의 경사면이 형성되지 않기 때문이다. 셋째, 측벽 산화가 진행되는 동안 산화막의 상단부로부터 산소가 침투하여 트렌치 측벽에서의 산화량이 많아지므로 상단에서의 산화량이 증가하지 못하기 때문이다.
도 9는 트렌치 측벽 산화막을 110Å 형성하고 질화막 라이너를 형성한 후 바람직한 정도의 덴트를 형성한 경우의 SEM 사진으로서, 트렌치 상단 코너가 라운드된 모양을 볼 수 있다.
도 10은 트렌치 측벽 산화막을 20Å으로 형성하여 트렌치 측면으로의 산화를 극단적으로 제한하고, 질화막 라이너의 인장변형력의 영향을 극대화시켰을 경우의 SEM 사진이다. 트렌치 상단 코너가 라운딩되었으며 이 부분에서의 게이트산화막의 두께가 170Å도로, 다른 부위에 비해 훨씬 두껍게 형성하였음을 알 수 있다.
이상 본 발명을 그 실시예를 들어 상세히 설명하였으나 본 발명의 범위 내에서 많은 변형이 가능하다.
상술한 본 발명에 따르면, 트렌치의 내벽에 형성하는 내벽 산화막의 두께를 일정 수준으로 제한하고질화막 라이너를 형성하면, 게이트산화막 형성공정에서 트렌치 상단 코너에서의 산화량을 크게 증가시킬 수 있다. 따라서, 트렌치 에지에서의 전계집중으로 인한 험프 및 역방향 협폭효과를 억제할 수 있고, 게이트절연막의신뢰성을 향상시킬 수 있다. 더욱이, 상기 내벽 산화막 위에 형성되는 질화막 라이너에 덴트(dent)를 형성하여 주면 게이트산화막 형성시 트렌치 상부 코너 쪽의 반도체기판의 결정상태를 (111) 방향으로 만들어 주어 산화량을 더욱 증가시킬 수 있다.

Claims (32)

  1. 반도체기판의 비활성영역에 형성되며, 그 상부 에지(edge)가 라운드된 트렌치;
    상기 트렌치의 내벽에 형성되고, 10 ∼ 150Å의 두께를 갖는 내벽 산화막;
    상기 내벽 산화막의 표면을 따라 형성되고, 그 높이가 상기 트렌치 상단의 높이보다 10 ∼ 500Å 정도 낮은 라이너(liner); 및
    내벽 산화막 및 라이너가 그 내벽에 형성된 상기 트렌치를 매립하는 절연막을 구비하는 것을 특징으로 하는 트렌치 소자분리 구조.
  2. 제1항에 있어서, 상기 내벽산화막은,
    습식산화 또는 건식산화 방법으로 형성된 열산화막인 것을 특징으로 하는 트렌치 소자분리 구조.
  3. 삭제
  4. 제1항에 있어서, 상기 라이너는,
    저압 화학기상증착(LPCVD) 방법으로 형성된 질화막으로 이루어진 것을 특징으로 하는 트렌치 소자분리 구조.
  5. 제1항에 있어서, 상기 반도체기판의 활성영역은 결정방향이 (100) 방향이고,
    상기 트렌치 상단부의 반도체기판의 결정방향은 (111) 방향인 것을 특징으로 하는 트렌치 소자분리 구조.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체기판의 비활성영역에 형성되며, 그 상부 에지(edge)가 라운드된 트렌치;
    상기 트렌치의 내벽에 형성되고, 10 ∼ 150Å의 두께를 갖는 내벽 산화막;
    상기 내벽 산화막의 표면을 따라 형성되고, 그 높이가 상기 트렌치 상단의 높이보다 10 ∼ 500Å 정도 낮은 라이너(liner);
    내벽 산화막 및 라이너가 그 내벽에 형성된 상기 트렌치를 매립하는 절연막;
    활성영역의 상기 반도체기판 상에 형성되며, 그 중심부보다 에지부가 더 두꺼운 게이트절연막; 및
    상기 게이트절연막 상에 형성된 게이트전극을 구비하는 것을 특징으로 하는 트렌치 소자분리 구조를 갖는 반도체 소자.
  11. 제10항에 있어서, 상기 내벽 산화막은,
    습식산화 또는 건식산화 방법으로 형성된 열산화막인 것을 특징으로 하는 트렌치 소자분리 구조를 갖는 반도체 소자.
  12. 삭제
  13. 제10항에 있어서, 상기 라이너는,
    저압 화학기상증착(LPCVD) 방법으로 형성된 질화막으로 이루어진 것을 특징으로 하는 트렌치 소자분리 구조를 갖는 반도체 소자.
  14. 제10항에 있어서, 상기 반도체기판의 활성영역은 결정방향이 (100) 방향이고,
    상기 트렌치 상단부의 반도체기판의 결정방향은 (111) 방향인 것을 특징으로 하는 트렌치 소자분리 구조를 갖는 반도체 소자.
  15. 반도체기판의 비활성영역에 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에, 10 ∼ 150Å 두께의 내벽 산화막을 형성하는 단계;
    상기 내벽 산화막을 덮고, 그 높이가 상기 트렌치 상단의 높이보다 10 ∼ 500Å 정도 낮은 라이너(liner)를 형성하는 단계; 및
    상기 트렌치를 절연막으로 매립하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  16. 제15항에 있어서, 상기 트렌치를 형성하는 단계는,
    반도체기판 상에 패드 산화막을 형성하는 단계와,
    상기 패드 산화막 상에 패드 질화막을 형성하는 단계와,
    사진식각 공정으로 상기 패드 질화막 및 패드 산화막을 패터닝하여 비활성영역의 반도체기판을 노출시키는 단계, 및
    노출된 반도체기판을 식각하여 트렌치를 형성하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
  17. 제15항에 있어서, 상기 내벽 산화막은,
    습식 또는 건식 열산화 방법으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  18. 제15항에 있어서, 상기 라이너(liner)는,
    저압 화학기상증착(LPCVD) 방법을 사용하여 20 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  19. 제15항에 있어서, 상기 트렌치를 절연막으로 매립하는 단계는,
    내벽 산화막 및 라이너(liner)가 형성된 결과물 상에 절연막을 증착하는 단계와,
    상기 절연막의 표면을 평탄화하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
  20. 제19항에 있어서, 상기 절연막의 표면을 평탄화하는 단계는 상기 패드 질화막을 식각 종료층으로 사용하여 화학적 물리적 폴리슁(CMP) 공정으로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
  21. 제15항에 있어서, 상기 트렌치를 절연막으로 매립하는 단계 후에,
    활성영역에 형성된 패드 질화막을 제거하는 단계와,
    상기 패드 산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리 방법.
  22. 제21항에 있어서, 상기 질화막을 제거하는 단계에서,
    과도식각을 이루어지도록 하여 상기 라이너(liner)가 반도체기판의 표면보다 낮게 리세스(recess)되도록 하는 것을 특징으로 하는 트렌치 소자분리 방법.
  23. 삭제
  24. 반도체기판의 비활성영역에 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 라이너(liner)를 형성하는 단계;
    상기 트렌치를 절연막으로 매립하는 단계; 및
    상기 라이너의 높이가 상기 트렌치 상단부보다 10 ~ 500Å 정도 낮게 리세스되도록 상기 라이너를 식각하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  25. 제24항에 있어서, 상기 트렌치를 형성하는 단계는,
    반도체기판 상에 패드 산화막을 형성하는 단계와,
    상기 패드 산화막 상에 패드 질화막을 형성하는 단계와,
    사진식각 공정으로 상기 패드 질화막 및 패드 산화막을 패터닝하여 비활성영역의 반도체기판을 노출시키는 단계, 및
    노출된 반도체기판을 식각하여 트렌치를 형성하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
  26. 제24항에 있어서, 상기 라이너를 형성하는 단계 전에,
    습식 또는 건식 열산화 방법으로 상기 트렌치의 내벽에 내벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  27. 제26항에 있어서, 상기 내벽 산화막은,
    10 ∼ 150Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  28. 제24항 또는 제26항에 있어서, 상기 라이너(liner)는,
    저압 화학기상증착(LPCVD) 방법을 사용하여 20 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  29. 제24항에 있어서, 상기 트렌치를 절연막으로 매립하는 단계는,
    상기 내벽 산화막 및 라이너(liner)가 형성된 결과물 상에 절연막을 증착하는 단계와,
    상기 절연막의 표면을 평탄화하는 단계로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
  30. 제29항에 있어서, 상기 절연막의 표면을 평탄화하는 단계는 상기 패드 질화막을 식각 종료층으로 사용하여 화학적 물리적 폴리슁(CMP) 공정으로 이루어지는 것을 특징으로 하는 트렌치 소자분리 방법.
  31. 제24항에 있어서, 상기 라이너를 식각하는 단계는,
    활성영역에 형성된 패드 질화막을 제거하는 단계에서 이루어지고,
    그 후 상기 패드 산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는트렌치 소자분리 방법.
  32. 삭제
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