JP2955459B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2955459B2 JP5320576A JP32057693A JP2955459B2 JP 2955459 B2 JP2955459 B2 JP 2955459B2 JP 5320576 A JP5320576 A JP 5320576A JP 32057693 A JP32057693 A JP 32057693A JP 2955459 B2 JP2955459 B2 JP 2955459B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に埋め込み素子分離領域の形成方法に関するも
のである。
【０００２】
【従来の技術】集積回路の微細化に伴い、素子分離間距
離も縮小しており、それに対応する方法として埋め込み
素子分離が提案されている。以下、図１７を参照して、
埋め込み素子分離領域の形成方法を説明する。
【０００３】先ず、シリコン基板１０１上に酸化膜１０
２を１００ｎｍ程度熱酸化法によって形成する。酸化膜
１０２上にレジストを塗布し、リソグラフィ法を用いて
レジストパタ−ン１０３を形成する。レジストパタ−ン
１０３をマスクとして酸化膜１０２をエッチング後、更
にシリコン基板１０１を例えば５００ｎｍ程度エッチン
グして埋め込み素子分離領域となる溝部１０４を形成す
る（同図（ａ））。
【０００４】次に、レジストパタ−ン１０３を除去した
後、エッチングによる損傷を除去するため、酸化膜１０
５を溝部１０４を含む全面に熱酸化法を用いて２０ｎｍ
程度形成する。その後、酸化膜１０６を全面に１μｍ程
度堆積させて溝部１０４を埋め込む（同図（ｂ））。
【０００５】更に、酸化膜１０６を異方性エッチングや
研磨等によりエッチバックして、溝部１０４のみを埋め
込む酸化膜１０６ａを形成する。その後、ＭＯＳＦＥＴ
の閾値を合わせ込むためのイオン注入等の工程（図示せ
ず）を行う。ゲ−ト酸化膜１０７を熱酸化法を用いて１
０ｎｍ程度形成し、多結晶シリコンからなるゲ−ト電極
層１０８を３００ｎｍ程度形成する（同図（ｃ））。
【０００６】このような方法により形成された埋め込み
素子分離領域は、エッチバック工程に対してプロセス的
なマ−ジンを見込む必要があるために、所定のオ−バエ
ッチングが必要となる。その結果、酸化膜１０６ａの表
面は、シリコン基板１０１の表面に比べて若干落ち込ん
だ形状となる。従って、ゲ−ト酸化膜１０７は同図
（ｃ）中の丸印ｈにおいて、ほぼ直角に近い段差のある
形状に形成される。
【０００７】
【発明が解決しようとする課題】上述のような埋め込み
素子分離方法であると、埋め込み素子分離領域の表面と
シリコン基板の表面とに段差が生じるため、その段差部
分（エッジ部分）に電界が集中する。そのため、特にゲ
−ト幅の狭いＭＯＳＦＥＴにおいて、閾値電圧の低下を
招き問題である。
【０００８】それ故に、本発明は、埋め込み素子分離領
域のエッジ部分における電界の集中を緩和して、ＭＯＳ
ＦＥＴの閾値の低下を防止し得る埋め込み素子分離領域
の形成方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板に埋め込み素子分離領域を形
成するに際し、上記半導体基板上に第１の酸化膜を形成
する工程と、上記第１の酸化膜上に、半導体膜，ＷＳｉ
膜，ＭｏＳｉ膜，ＴｉＳｉ膜の少なくとも１種からなる
堆積膜と、第２の酸化膜，ＴｉＮ膜，カーボン膜，Ｓｉ
Ｎ膜の少なくとも１種からなるマスク膜とを順次形成す
る工程と、上記マスク膜と上記堆積膜と上記第１の酸化
膜とを選択的に除去する工程と、上記半導体基板をエッ
チングして溝部を形成する工程と、上記第１の酸化膜に
サイドエッチングを施して上記半導体基板の角部を露出
させる工程と、上記溝部を含む全面に熱酸化法により第
３の酸化膜を形成すると共に上記角部を丸くする工程と
を含む。また、本発明の半導体装置の製造方法は、半導
体基板に埋め込み素子分離領域を形成するに際し、上記
半導体基板上に第１の酸化膜を形成する工程と、上記第
１の酸化膜上に、半導体膜，ＷＳｉ膜，ＭｏＳｉ膜，Ｔ
ｉＳｉ膜の少なくとも１種からなる堆積膜と、第２の酸
化膜，ＴｉＮ膜，カーボン膜，ＳｉＮ膜の少なくとも１
種からなるマスク膜とを順次形成する工程と、上記マス
ク膜と上記堆積膜と上記第１の酸化膜とを選択的に除去
する工程と、上記第１の酸化膜をサイドエッチングする
工程と、上記半導体基板をエッチングして溝部を形成す
ると共に上記半導体基板の角部を露出させる工程と、上
記溝部を含む全面に熱酸化法により第３の酸化膜を形成
すると共に上記角部を丸くする工程とを含む。また、本
発明の半導体装置の製造方法は、半導体基板に設けられ
た溝部内に埋め込み素子分離領域を形成するに際し、上
記半導体基板上に酸化膜を形成する工程と、上記酸化膜
上に酸化によって堆積膨脹する材料からなる堆積膜を形
成する工程と、上記堆積膜上に上記半導体基板に溝部を
設ける際のエッチングマスクを形成する工程と、上記埋
め込み素子分離領域における上記堆積膜及び上記酸化膜
を選択的に除去した後、上記半導体基板をエッチングし
て上記溝部を形成する工程と、上記酸化膜にサイドエッ
チングを施して上記半導体基板の角部を露出させる工程
と、上記溝部を含む全面に熱酸化膜を形成する工程とを
含む。さらに、本発明の半導体装置の製造方法は、半導
体基板に設けられた溝部内に埋め込み素子分離領域を形
成するに際し、上記半導体基板上に酸化膜を形成する工
程と、上記酸化膜上に酸化によって堆積膨脹する材料か
らなる堆積膜を形成する工程と、上記堆積膜上に上記半
導体基板に溝部を設ける際のエッチングマスクを形成す
る工程と、上記埋め込み素子分離領域における上記堆積
膜及び上記酸化膜を選択的に除去する工程と、上記酸化
膜をサイドエッチングする工程と、上記半導体基板をエ
ッチングして上記溝部を形成すると共に上記半導体基板
の角部を露出させる工程と、上記溝部を含む全面に熱酸
化膜を形成する工程とを含む。
【００１０】
【作用】上記方法によると、上記堆積膜が酸化によって
堆積膨脹する効果により、上記半導体基板の角部が丸く
なる。従って、上記溝部内へ充填材となる材料を埋め込
んだ際に、その材料の表面と上記半導体基板の表面とは
直角な段差がなく、なだらかな形状となる。
【００１１】
【実施例】以下、図面を用いて本発明による一実施例を
説明する。本発明による第１の実施例を図１乃至図７を
参照して説明する。先ず、シリコン基板１１上に熱酸化
法によって第１の酸化膜１２を２５ｎｍ程度形成し、多
結晶シリコン膜１３を化学気相成長法を用いて２００ｎ
ｍ程度形成し、第２の酸化膜１４を化学気相成長法を用
いて２００ｎｍ程度形成する。その後、第２の酸化膜１
４上にレジストを塗布して、これをリソグラフィ法によ
り所定形状のレジストパタ−ン１５を形成する（図
１）。
【００１２】次に、レジストパタ−ン１５をエッチング
マスクとして、第２の酸化膜１４と多結晶シリコン膜１
３と第１の酸化膜１２とを順次異方性エッチングを施
し、レジストパタ−ン１５を除去する。その後、第２の
酸化膜１４をエッチングマスクとして、シリコン基板１
１を例えば７００ｎｍ程度異方性エッチング法を用いて
除去し、埋め込み素子分離領域となる溝部１６を形成す
る（図２）。
【００１３】その後、第１の酸化膜１２を等方的にエッ
チングして横方向に所定量、例えば５０ｎｍ程度後退さ
せる。丸印ａ部分に示すように、溝部１６の壁面に比べ
てえぐれている。エッチング方法としては、ＮＨ4Ｆや
ＨＦを用いたウエットエッチング法若しくはＣＤＥ法が
あり、いずれの方法でも可能である。尚、第２の酸化膜
１４は、第１の酸化膜１２をエッチングする際に、同時
にエッチング除去される（図３）。
【００１４】次に、溝部１６を形成した際にシリコン基
板１１に生じる欠陥等を除去するため、熱酸化法を用い
て第３の酸化膜１７を３５ｎｍ程度形成する。この時
に、シリコン基板１１のエッジ部分が露出しているため
に熱酸化によってコ−ナ−が酸化され、多結晶シリコン
膜１３が酸化によって堆積膨脹する効果により、丸印ｂ
の如く、シリコン基板１１のコ−ナが丸くなる（図
４）。
【００１５】その後、溝部１６を含む全面に化学気相成
長法を用いて、第４の酸化膜１８を１μｍ程度形成する
（図５）。次に、第４の酸化膜１８を研磨及び異方性エ
ッチング法等を用いてエッチバックして、溝部１６のみ
を埋め込む酸化膜１８ａを形成する。尚、多結晶シリコ
ン膜１３はエッチバックの際のストッパ−膜となってい
る（図６）。
【００１６】その後、多結晶シリコン膜１３を除去し、
更に第１の酸化膜１２を除去する。それにより、埋め込
み素子分離領域が形成される。シリコン基板１１の表面
と酸化膜１８ａの表面は、垂直段差がないなだらかな形
状に形成される（図７）。
【００１７】次に、図８を参照して、上記埋め込み素子
分離領域を有するシリコン基板１１を用いたＭＯＳＦＥ
Ｔを説明する。埋め込み素子分離領域形成後、所定の閾
値に合わせ込む為にイオン注入等を行う。その後、ゲ−
ト酸化膜１９を熱酸化法によって１０ｎｍ程度形成し、
多結晶シリコンからなるゲ−ト電極層２０を例えば３０
０ｎｍ程度形成する。ゲ−ト酸化膜１９は、シリコン基
板１１と埋め込み素子分離領域である酸化膜１８ａとの
境界部分（丸印ｃ）において、なだらかな形状に形成さ
れている。それにより、シリコン基板１１の端部におけ
る電界集中を緩和することができる。
【００１８】図９を参照して本発明による第２の実施例
を説明する。但し、第１の実施例と異なるところのみ説
明する。まず、第１の実施例の図１から図３に示される
工程まで行う。次に、図９に示すように、シリコン基板
１１に等方性エッチングを施して、シリコン基板１１の
コ−ナ−部分（丸印ｄ）を丸める。その後、第１の実施
例の図４の如く第３の酸化膜１７を形成し、以後同様に
行う。
【００１９】このように本実施例では、シリコン基板１
１のコ−ナ−部分を露出させた後、等方性エッチングを
施して予めコ−ナ−部分を丸め、その後、第３の酸化膜
１７を形成する。それにより、コ−ナ−部分は２度丸ま
ることになり、第１の実施例に比べて、コ−ナ−の丸ま
りが大きくなり、電界集中を緩和する効果を更に大きく
することができる。
【００２０】次に、本発明による第３の実施例を図１０
乃至図１４より説明する。但し、第１の実施例と異なる
ところのみを説明する。シリコン基板１１上に熱酸化法
によって第１の酸化膜１２を２５ｎｍ程度形成し、多結
晶シリコン膜１３を化学気相成長法を用いて２００ｎｍ
程度形成し、第２の酸化膜１４を化学気相成長法を用い
て２００ｎｍ程度形成する。その後、レジストを塗布し
て、これをリソグラフィ法により所定形状のレジストパ
タ−ン１５を形成する（図１０）。
【００２１】次に、異方性エッチング法によりレジスト
パタ−ン１５をマスクに用いて、第２の酸化膜１４と多
結晶シリコン膜１３と第１の酸化膜１２とを順次エッチ
ングする（図１１）。
【００２２】その後、第１の酸化膜１２を等方性エッチ
ングして、横方向に例えば５０ｎｍ程度後退させる。等
方性エッチングとして、ＮＨ4ＦやＨＦによるウエット
エッチング法若しくはＣＤＥ法等がある。尚、等方性エ
ッチングの際に、第２の酸化膜１４も第１の酸化膜１２
と同様にエッチングされるが構わない。丸印ｅで示され
るように第１の酸化膜１２及び第２の酸化膜１４は横方
向にエッチングされている（図１２）。
【００２３】レジストパタ−ン１５をエッチングマスク
として、シリコン基板１１を例えば７００ｎｍ程度異方
性エッチングして、埋め込み素子分離領域となる溝部１
６を形成する（図１３）。
【００２４】その後、レジストパターン１５を除去す
る。熱酸化法を用いて、溝部１６を含む全面に第３の酸
化膜１７を３５ｎｍ程度形成する。この時に、シリコン
基板１１のエッジ部分が露出しているために熱酸化によ
ってコーナーが酸化され、多結晶シリコン膜１３が酸化
によって堆積膨脹する効果によって、丸印ｆに示すよう
に、シリコン基板１１のコーナーが丸くなる（図１
４）。その後、第１の実施例の図５以降の工程と同様に
行う。
【００２５】本実施例においても、第２の実施例と同様
に第１の酸化膜１２を横方向にエッチングすることによ
り、ＭＯＳＦＥＴが形成される面のシリコン基板１１の
エッジ部分を露出させている。その状態で、熱酸化する
ことで多結晶シリコン膜が酸化によって堆積膨脹する効
果によってシリコン基板１１のコ−ナ−を丸くすること
ができる。
【００２６】次に、本発明による第４の実施例を図１５
を参照して説明する。但し、第３の実施例とことなると
ころのみを説明する。まず、第３の実施例の図１０から
図１３に示される工程まで行う。次に、図１５に示すよ
うに、シリコン基板１１に等方性エッチングを施してシ
リコン基板１１のコ−ナ−部分（丸印ｇ）を丸める。そ
の後、第３の実施例の図１４の如く第３の酸化膜１７を
形成して以後同様に行う。このように本実施例は、第２
実施例の第１実施例に対する効果と同様に、シリコン基
板１１のコ−ナ−部分を２度丸まることになり、より丸
まりを大きくすることができる。
【００２７】上述のような方法により形成された埋め込
み素子分離領域を有するシリコン基板を用いて、ＭＯＳ
ＦＥＴを形成した際の閾値電圧特性を図１６より説明す
る。横軸はゲート幅［μｍ］、縦軸は閾値電圧［Ｖ］を
示す。従来の方法であると、ゲート幅が０．４μｍの時
の閾値電圧はゲート幅が１．２μｍの場合に比べて、著
しく低下している。一方、本発明によると、ゲート幅が
０．４μｍであってもゲート幅が１．２μｍの場合と同
じ閾値電圧を保つことができる。
【００２８】尚、本発明の実施例において、溝部１６へ
の充填材となる材料をエッチバックする際のストッパ−
（堆積膜）として多結晶シリコン膜（半導体膜）１３を
用いており、溝部１６を形成する際のエッチングマスク
（マスク膜）として第２の酸化膜（ＳｉＯ2 ）を用いて
いる。それらに限るものではなく、上記ストッパ−は酸
化によって堆積が膨脹する材料とすればよい。例えば上
記ストッパ−として、ＷＳｉ膜，ＭｏＳｉ膜，ＴｉＳｉ
膜等を用いることができ、上記エッチングマスクを上記
ストッパ−と異なる材料を組み合わせるものであれば、
ＴｉＮ膜，カーボン膜，ＳｉＮ膜等を用いることができ
る。
【００２９】また、溝部１６への充填材として第４の酸
化膜（ＳｉＯ2）を用いているが、これに限るものでは
なく、ＳｉＮ，Ｓｉ，ＰＳＧ，ＢＰＳＧなどを埋め込み
材料として用いることも可能である。
【００３０】
【発明の効果】本発明によれば、埋め込み素子分離領域
の表面とシリコン基板の表面とを直角な段差がなくなめ
らかにすることができる。従って、ＭＯＳＦＥＴを形成
する際に、埋め込み素子分離領域とシリコン基板との境
界部分に電界が集中することなく、ゲ−ト幅の狭い場合
であっても閾値電圧を一定に保つことができる。
【図面の簡単な説明】
【図１】本発明による第１の実施例を示す第１の工程断
面図である。
【図２】本発明による第１の実施例を示す第２の工程断
面図である。
【図３】本発明による第１の実施例を示す第３の工程断
面図である。
【図４】本発明による第１の実施例を示す第４の工程断
面図である。
【図５】本発明による第１の実施例を示す第５の工程断
面図である。
【図６】本発明による第１の実施例を示す第６の工程断
面図である。
【図７】本発明による第１の実施例を示す第７の工程断
面図である。
【図８】本発明の方法により形成された素子分離領域を
有する半導体基板と、それを用いて形成されたＭＯＳＦ
ＥＴのゲ−ト酸化膜及びゲ−ト電極層部分を示す断面図
である。
【図９】本発明による第２の実施例における特徴的な部
分を示す断面図である。
【図１０】本発明による第３の実施例を示す第１の工程
断面図である。
【図１１】本発明による第３の実施例を示す第２の工程
断面図である。
【図１２】本発明による第３の実施例を示す第３の工程
断面図である。
【図１３】本発明による第３の実施例を示す第４の工程
断面図である。
【図１４】本発明による第３の実施例を示す第５の工程
断面図である。
【図１５】本発明による第４の実施例における特徴的な
部分を示す断面図である。
【図１６】本発明によるＭＯＳＦＥＴ及び従来における
ＭＯＳＦＥＴのゲート幅に対する閾値電圧の変化を示す
グラフ図である。
【図１７】従来の埋め込み素子分離領域の形成方法を示
す（ａ）〜（ｃ）からなる工程断面図である
【符号の説明】
１１…シリコン基板、１２…第１の酸化膜、１３…多結
晶シリコン膜 １４…第２の酸化膜、１５…レジストパタ−ン、１６…
溝部 １７…第３の酸化膜、１８…第４の酸化膜、１９…ゲ−
ト酸化膜 ２０…ゲ−ト電極層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松岡 史倫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平４−303942（ＪＰ，Ａ) 特開 平３−44060（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に埋め込み素子分離領域を形
    成するに際し、 上記半導体基板上に第１の酸化膜を形成する工程と、 上記第１の酸化膜上に、半導体膜，ＷＳｉ膜，ＭｏＳｉ
    膜，ＴｉＳｉ膜の少なくとも１種からなる堆積膜と、第
    ２の酸化膜，ＴｉＮ膜，カーボン膜，ＳｉＮ膜の少なく
    とも１種からなるマスク膜とを順次形成する工程と、 上記マスク膜と上記堆積膜と上記第１の酸化膜とを選択
    的に除去する工程と、上記半導体基板をエッチングして
    溝部を形成する工程と、 上記第１の酸化膜にサイドエッチングを施して上記半導
    体基板の角部を露出させる工程と、 上記溝部を含む全面に熱酸化法により第３の酸化膜を形
    成すると共に上記角部を丸くする工程とからなることを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板に埋め込み素子分離領域を形
    成するに際し、 上記半導体基板上に第１の酸化膜を形成する工程と、 上記第１の酸化膜上に、半導体膜，ＷＳｉ膜，ＭｏＳｉ
    膜，ＴｉＳｉ膜の少なくとも１種からなる堆積膜と、第
    ２の酸化膜，ＴｉＮ膜，カーボン膜，ＳｉＮ膜の少なく
    とも１種からなるマスク膜とを順次形成する工程と、 上記マスク膜と上記堆積膜と上記第１の酸化膜とを選択
    的に除去する工程と、上記第１の酸化膜をサイドエッチ
    ングする工程と、 上記半導体基板をエッチングして溝部を形成すると共に
    上記半導体基板の角部を露出させる工程と、 上記溝部を含む全面に熱酸化法により第３の酸化膜を形
    成すると共に上記角部を丸くする工程とからなることを
    特徴とする半導体装置の製造方法。
  3. 【請求項３】 半導体基板に設けられた溝部内に埋め込
    み素子分離領域を形成するに際し、 上記半導体基板上に酸化膜を形成する工程と、 上記酸化膜上に酸化によって堆積膨脹する材料からなる
    堆積膜を形成する工程と、 上記堆積膜上に上記半導体基板に溝部を設ける際のエッ
    チングマスクを形成する工程と、 上記埋め込み素子分離領域における上記堆積膜及び上記
    酸化膜を選択的に除去した後、上記半導体基板をエッチ
    ングして上記溝部を形成する工程と、 上記酸化膜にサイドエッチングを施して上記半導体基板
    の角部を露出させる工程と、 上記溝部を含む全面に熱酸化膜を形成する工程とからな
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 半導体基板に設けられた溝部内に埋め込
    み素子分離領域を形成するに際し、 上記半導体基板上に酸化膜を形成する工程と、 上記酸化膜上に酸化によって堆積膨脹する材料からなる
    堆積膜を形成する工程と、 上記堆積膜上に上記半導体基板に溝部を設ける際のエッ
    チングマスクを形成する工程と、 上記埋め込み素子分離領域における上記堆積膜及び上記
    酸化膜を選択的に除去する工程と、 上記酸化膜をサイドエッチングする工程と、 上記半導体基板をエッチングして上記溝部を形成すると
    共に上記半導体基板の角部を露出させる工程と、 上記溝部を含む全面に熱酸化膜を形成する工程とからな
    ることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 上記半導体基板の角部を露出させる工程
    の後、上記半導体基板に等方性エッチングを施して上記
    半導体基板の角部を丸める工程をさらに含むことを特徴
    とする請求項１〜４のいずれかに記載の半導体装置の製
    造方法。
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