JP2762976B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2762976B2
JP2762976B2 JP7336922A JP33692295A JP2762976B2 JP 2762976 B2 JP2762976 B2 JP 2762976B2 JP 7336922 A JP7336922 A JP 7336922A JP 33692295 A JP33692295 A JP 33692295A JP 2762976 B2 JP2762976 B2 JP 2762976B2
Authority
JP
Japan
Prior art keywords
silicon oxide
mask pattern
pattern portion
semiconductor device
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7336922A
Other languages
English (en)
Other versions
JPH09181158A (ja
Inventor
仁 安彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7336922A priority Critical patent/JP2762976B2/ja
Priority to DE69621412T priority patent/DE69621412T2/de
Priority to EP96120807A priority patent/EP0782185B1/en
Priority to US08/772,518 priority patent/US5677233A/en
Priority to KR1019960071475A priority patent/KR100237275B1/ko
Publication of JPH09181158A publication Critical patent/JPH09181158A/ja
Application granted granted Critical
Publication of JP2762976B2 publication Critical patent/JP2762976B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に溝分離方法により素子分離領域が形成
される半導体装置の製造方法に関する。
【０００２】
【従来の技術】図３は、従来の溝分離方法を用いた半導
体装置の製造方法を説明するための図で、（ａ）〜
（ｅ）は各工程の断面工程図である。以下、図３を参照
して従来の溝分離方法を用いた半導体装置の製造方法に
ついて説明する。
【０００３】まず、図３（ａ）に示すように、シリコン
基板１０１上に酸化シリコン１０２、窒化シリコン１０
３を順次堆積した後、フォトレジスト１０４をマスクと
してこれらをエッチングしてシリコン基板１０１に溝１
０５を形成する。
【０００４】続いて、フォトレジスト１０４を除去し、
図３（ｂ）に示すように、溝１０５を減圧ＣＶＤ法で成
長した酸化シリコン１０６で埋め込む。その後、図３
（ｃ）に示すように、窒化シリコン１０３が露出し、か
つ、窒化シリコン１０３と酸化シリコン１０６の表面が
同一面になるまでこれらを研磨する。
【０００５】窒化シリコン１０３と酸化シリコン１０６
の表面が同一面になるまで研磨されると、続いて、酸化
シリコン１０６をその表面が酸化シリコン１０２の面と
ほぼ同一になるまで弗酸で選択的にエッチングする。次
いで、酸化シリコン１０３を１５０℃程度に加熱したリ
ン酸で選択的に除去し、チャネル部の不純物プロファイ
ルを調整する不純物イオン注入を行う。その後、酸化シ
リコン１０２を弗酸で選択的に除去して図３（ｄ）に示
すような構成とし、これにゲート絶縁膜１０７を形成
し、ゲート電極となる多結晶シリコン１０８を堆積して
図３（ｅ）に示すような構造の半導体装置を得る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法には、以下のような問題
がある。
【０００７】酸化シリコン１０２を弗酸で選択的に除去
する場合（図３（ｄ）参照）、実際には酸化シリコン１
０２堆積時の膜厚変動や、弗酸のエッチングレート変動
を考慮してエッチング時間が長めに設定される。この弗
酸による酸化シリコン１０２のエッチングの際、酸化シ
リコン１０６もともにエッチングされることから、エッ
チング時間が長めに設定されると、実際は図４に示すよ
うに素子分離領域端部（丸の枠線にて示した部分）に段
差が生じることとなる。このように素子分離領域端部に
段差が生じたものに、ゲート絶縁膜１０７とゲート電極
となる多結晶シリコン１０８を形成すると図５に示すよ
うな断面構造となり、その段差部においてはゲート電極
によってシリコン基板垂直方向電界１０９と、水平方向
電界１１０が加わり、この部分での閾値を低下させてし
まう。この部分的な閾値の低下は、図７に示すように、
標準トランジスタに閾値の低いトランジスタが重畳した
特性を引き起こし、ゲート電圧が０Ｖの時のドレイン電
流（以下、オフ電流と称する）を増大させ、半導体集積
回路装置の待機時電流の増大を招いてしまう。
【０００８】本発明の目的は、係るオフ電流の増大とい
う問題を解決し、素子分離領域端に段差が生じることの
ない半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、シリコン基板上
に酸化シリコン膜を形成する工程と、前記酸化シリコン
膜上に第１のマスクパターン部を形成する工程と、前記
第１のマスクパターン部をマスクとして前記酸化シリコ
ン膜をテーパ状にエッチングして第２のマスクパターン
部を形成する工程と、前記第１のマスクパターン部と前
記第２のマスクパターン部をマスクとして前記シリコン
基板を異方性エッチングして溝を形成する工程と、全面
に絶縁層を前記溝の深さよりも厚く堆積する工程と、前
記第１のマスクパターン部が露出し、かつ、該第１のマ
スクパターン部と前記絶縁層との表面が同一面となるよ
うに研磨する工程と、前記第１のマスクパターン部、該
第１のマスクパターン部の下にある前記第２のマスクパ
ターン部を順次除去して素子分離領域を形成する工程
と、を有することを特徴とする。
【００１０】上記の場合、前記第２マスクパターン部を
形成する工程が、側壁への炭素含有皮膜堆積の多くなる
条件で前記酸化シリコン膜を異方性エッチングすること
により行われるようにしてもよい。
【００１１】また、前記第１のマスクパターン部が窒化
シリコン膜で構成されていることとしてもよい。
【００１２】さらに、前記第１のマスクパターン部と前
記絶縁層との表面が同一面となるように研磨する工程
が、前記シリコン基板表面から前記絶縁層の表面迄の高
さが５０ｎｍ以内となるように研磨することにより行わ
れるようにしてもよい。
【００１３】
【００１４】
【００１５】＜作用＞ 上記のように構成される本発明によれば、第１のマスク
パターン部および第２のマスクパターン部（テーパ部）
をマスクとして溝が形成され、第２のマスクパターン部
が除去された後に絶縁層が堆積されるので、研磨後の絶
縁層の側壁は溝側壁よりも素子領域に張り出すこととな
る。また、絶縁層はその表面が第１のマスクパターン部
の表面と同一面となるように研磨されるので、第１のマ
スクパターン部が除去された状態において、絶縁層の表
面は酸化膜の表面より高い状態となる。このように、本
発明では絶縁層の側壁が素子領域に張り出し、その表面
が酸化膜の表面より高い状態とされるので、酸化膜をエ
ッチングして素子分離領域を形成する際に、前述した図
４に示すような素子領域端部（丸の枠線にて示した部
分）の段差はできない。
【００１６】また、本発明においては、第１のマスクパ
ターン部と第２のマスクパターン部（テーパ部）のマス
ク幅の差が絶縁層の側壁の素子領域への張り出し量を決
定することとなる。すなわち、第２のマスクパターン部
（テーパ部）の幅が絶縁層の側壁の素子領域への張り出
し量となる。本発明では、そのような張り出しが形成さ
れるので、酸化シリコン膜をエッチングして素子分離領
域を形成する際に、そのエッチングにより絶縁層の側壁
が溝側壁より溝側へ後退することはない。
【００１７】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
【００１８】＜参考例＞ 図１は、本発明の半導体装置の製造方法の一参考例を示
す図で、（ａ）〜（ｋ）は断面工程図である。
【００１９】まず、図１（ａ）に示すように、単結晶シ
リコン基板１上に、例えば厚さ１０ｎｍの酸化シリコン
２、厚さ１００ｎｍの窒化シリコン３を順次堆積した
後、所定のパターンのフォトレジスト４をマスクとして
窒化シリコン３を異方性エッチングし、素子領域上に所
定のパターンの窒化シリコン３（第１のマスクパターン
部）を形成する。このとき酸化シリコン２の一部がエッ
チングされてもよいが、完全に除去されないことが重要
である。なぜならば、酸化シリコン２が完全に除去され
てしまうと、シリコン基板１が露出し、異方性エッチン
グでのダメージがシリコン基板１に残ってしまうからで
ある。
【００２０】窒化シリコン３が形成されると、続いて、
フォトレジスト４を除去し、図１（ｂ）に示すように、
全面に酸化シリコン１１を段差被覆性の良い方法、例え
ば減圧化学気相成長法等で堆積する。その後、図１
（ｃ）に示すように、酸化シリコン膜１１を異方性エッ
チングして窒化シリコン３の側部に酸化シリコンの側壁
１２（第２のマスクパターン部）を形成する。酸化シリ
コン１１の厚さは、酸化シリコン２の厚さ以上とするこ
とが望ましく、ここでは１５ｎｍの厚さに堆積する。同
様に、酸化シリコンの側壁１２の幅も酸化シリコン２の
厚さ以上とすることが望ましく、ここでは約１５ｎｍと
なっている。
【００２１】次いで、図１（ｄ）示すように、酸化シリ
コン３および酸化シリコンの側壁１２をマスクとして、
酸化シリコン２およびシリコン基板１を異方性エッチン
グし、例えば深さ２０ｎｍの溝５を形成する。その後、
図１（ｅ）に示すように、酸化シリコンの側壁１２を弗
酸で除去する。このとき、酸化シリコン２の一部が除去
されるが、窒化シリコンがリフトオフされなければ問題
ない。なお、この酸化シリコンの側壁１２を除去する工
程は、省略してもかまわない。
【００２２】次いで、図１（ｆ）に示すように、全面に
溝５の深さ以上の厚さの酸化シリコン６を段差被覆性の
良い方法、例えば、減圧化学気相成長法等で堆積する。
ここでは、酸化シリコン６を厚さ２０ｎｍに堆積する。
【００２３】酸化シリコン６が堆積されると、続いて、
図１（ｇ）に示すように、窒化シリコン３が露出し、か
つ表面が平になるまで窒化シリコン３および酸化シリコ
ン６を所定量研磨する。ここでは、酸化シリコン６の表
面は素子領域表面１３からの高さが約１１０ｎｍとなる
ようにしてある。この工程から分かるように、窒化シリ
コン３はマスクとして用いられる他に、研磨の際のスト
ップ部材として用いられる。
【００２４】窒化シリコン３および酸化シリコン６が研
磨されると、続いて、図１（ｈ）に示すように、弗酸で
酸化シリコン６を所定量エッチングする。酸化シリコン
６の表面は酸化シリコン２の表面より高くなければなら
ないが、半導体の電気特性上、その高さは酸化シリコン
２の表面位置に近いほどよいことから、この工程によっ
て、研磨後の酸化シリコン６の表面が酸化シリコン２の
表面位置にある程度近付けられる。ここでは、素子領域
表面１３から酸化シリコン６の表面までの高さが３０ｎ
ｍになるまでエッチングされる。なお、素子領域表面１
３から酸化シリコン６の表面までの高さが上記図１
（ｇ）に示す工程により３０ｎｍ程度にまで研磨される
のであれば、このエッチング工程は省略することができ
る。
【００２５】次いで、図１（ｉ）に示すように、窒化シ
リコン３を１５０℃程度の燐酸で選択的に除去する。こ
れにより、酸化シリコン２表面が露出する。この露出し
た酸化シリコン２表面から酸化シリコン６の表面までの
高さは２０ｎｍとなっている。
【００２６】窒化シリコン３が除去されて酸化シリコン
２表面が露出すると、続いて、酸化シリコン２を通して
ＭＯＳＦＥＴのチャネル部の不純物プロファイルを調整
する不純物イオンを注入する。ここでは、例えばボロン
を１００ｋでドース量を４×１０12ｃｍ-2と、ボロンを
４０ｋでドース量を６×１０12ｃｍ-2程度注入するが、
この値はＭＯＳＦＥＴのチャネルの設計によって異な
り、これらの値に限定されるものではない。
【００２７】次いで、図１（ｊ）に示すように、酸化シ
リコン２を弗酸で選択的に除去して素子分離領域を形成
する。このときのエッチング量は酸化シリコン２堆積時
に膜厚が厚めにずれる場合を考慮して、望ましくは１１
ｎｍとする。この工程では、酸化シリコン６の側壁も横
方向にエッチングされ、側壁が１１ｎｍ分溝側に後退す
るが、溝側壁までは４ｎｍの距離が残り、素子分離領域
端には段差は生じない。
【００２８】素子分離領域が形成されると、続いて、図
１（ｋ）に示すようにゲート絶縁膜７を形成し、ゲート
電極となる多結晶シリコン８を堆積し、その後、周知の
方法によってＭＯＳＦＥＴを製造する。
【００２９】図６に本参考例により形成されたＮＭＯＳ
ＦＥＴのサブスレッショルド特性を示す。図６から分か
るように、このＮＭＯＳＦＥＴではオフ電流が図７に示
したものより２桁ほど小さくなっている。
【００３０】なお、本参考例では、マスクとして窒化シ
リコン３が用いられているが、これに限定されるもので
はなく、エッチングにおいて酸化シリコンとの選択比が
あり、かつ、研磨に絶えられるものであればよく、例え
ばダイヤモンド薄膜であってもよい。また、酸化シリコ
ンの側壁１２も酸化シリコンに限定されるものではな
く、エッチングにおいて窒化シリコン３との選択比があ
ればよく、例えばポリシリコンであってもよい。
【００３１】また、図１（ｉ）に示す酸化シリコン６の
素子領域への張り出し量は、酸化シリコン２のエッチン
グに際にその張り出し部分が溝側へ後退して段差が生じ
ないようにする必要がある。この張り出し量は酸化シリ
コン１１の厚さによって決まることから、本参考例で
は、酸化シリコン１１の厚さは薄くとも酸化シリコン２
の厚さとすることが望ましい。
【００３２】さらに、半導体装置の電気特性を考慮する
と、本参考例では酸化シリコン６（絶縁層）の研磨後の
表面の高さは、シリコン基板１表面から５０ｎｍ以内と
することが望ましい。
【００３３】＜実施例＞ 上述した参考例の半導体装置の製造方法では、窒化シリ
コン３と酸化シリコンの側壁１２とによりマスクを構成
し、窒化シリコン３の側壁と溝側壁の間に間隔を設けて
いるが、この間隔は次のような方法によっても形成可能
である。以下、本発明の実施例について具体的に説明す
る。
【００３４】例えば、図１（ａ）と同様にして窒化シリ
コン３を所定のパターンとした後、酸化シリコン２を側
壁への炭素含有皮膜堆積の多くなる条件で異方性エッチ
ングすると、酸化シリコン２の端部は図２（ａ）に示す
ようなテーパー状にエッチングされる。このテーパー状
に形成された酸化シリコン２の端部を第２のマスクパタ
ーンとし、窒化シリコン３および酸化シリコン２のテー
パー部をマスクとしてシリコン基板１を異方性エッチン
グすれば、図２（ｂ）に示すように、窒化シリコン３の
マスク側壁と溝５の側壁の間に間隔ができる。
【００３５】上述のようにして窒化シリコン３の側壁と
溝５の側壁の間に間隔が形成されると、本実施例におい
ても上述の参考例の場合と同様に、全面に絶縁層を溝の
深さよりも厚く堆積し、その後に窒化シリコン３が露出
し、かつ、該窒化シリコン３と絶縁層との表面が同一面
となるように、これらを研磨し、窒化シリコン３を除去
する工程が行われる。そして、酸化シリコン２を通して
ＭＯＳＦＥＴのチャネル部の不純物プロファイルを調整
する不純物イオンの注入が行われ、その後、酸化シリコ
ン２を弗酸で選択的に除去して素子分離領域が形成され
る。
【００３６】本実施例においても、半導体装置の電気特
性を考慮すると、絶縁層（酸化シリコン６）の研磨後の
表面の高さは、シリコン基板１表面から５０ｎｍ以内と
することが望ましい。
【００３７】なお、上述した各実施例では、ＮＭＯＳＦ
ＥＴを例に挙げて説明したが、本発明はこれに限定され
るものではなく、例えばＰＭＯＳＦＥＴやＣＭＯＳＦＥ
Ｔ、バイポーラトランジスタ、ＢｉＣＭＯＳトランジス
タなど、他の半導体装置にも適用可能である。
【００３８】
【発明の効果】以上説明したように、本発明の半導体そ
うちの製造方法によれば、素子分離領域端での段差の発
生を防止でき、半導体装置の電気特性を大幅に向上する
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一参考例を示
す図で、（ａ）〜（ｋ）は断面工程図である。
【図２】本発明の一実施例の半導体装置の製造方法を説
明するための図で、（ａ）および（ｂ）は溝形成の際の
断面工程図である。
【図３】従来の半導体装置の製造方法を説明するための
図で、（ａ）〜（ｅ）は各工程の断面工程図である。
【図４】従来の半導体装置の製造方法にて形成された素
子分離領域の端部の状態を示す略断面図である。
【図５】従来の半導体装置の製造方法にて形成された素
子分離領域の端部の段差部において加わる電界の状態を
示す図である。
【図６】本発明の参考例の半導体装置の製造方法にて製
造された半導体装置のサブスレッショルド特性を示すグ
ラフである。
【図７】従来の半導体装置の製造方法にて製造された半
導体装置のサブスレッショルド特性を示すグラフであ
る。
【符号の説明】
１ シリコン基板（単結晶シリコン基板） ２，６，１１ 酸化シリコン ３ 窒化シリコン ４ フォトレジスト ５ 溝 ７ ゲート絶縁膜 ８ 多結晶シリコン １２ 酸化シリコンの側壁 １３ 素子領域表面

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に酸化シリコン膜を形成
    する工程と、前記酸化シリコン膜上 に第１のマスクパターン部を形成
    する工程と、 前記第１のマスクパターン部をマスクとして前記酸化シ
    リコン膜をテーパ状にエッチングして第２のマスクパタ
    ーン部を形成する工程と、 前記第１のマスクパターン部と前記第２のマスクパター
    ン部をマスクとして前記シリコン基板を異方性エッチン
    グして溝を形成する工程と、 全面に絶縁層を前記溝の深さよりも厚く堆積する工程
    と、 前記第１のマスクパターン部が露出し、かつ、該第１の
    マスクパターン部と前記絶縁層との表面が同一面となる
    ように研磨する工程と、 前記第１のマスクパターン部、該第１のマスクパターン
    部の下にある前記第２のマスクパターン部を順次除去し
    て素子分離領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、 前記第２マスクパターン部を形成する工程が、側壁への
    炭素含有皮膜堆積の多くなる条件で前記酸化シリコン膜
    を異方性エッチングする工程であることを特徴とする半
    導体装置の製造方法。
  3. 【請求項３】 請求項１に記載の半導体装置の製造方法
    において、前記第１のマスクパターン部が窒化シリコン膜で構成さ
    れている ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    において、前記第１のマスクパターン部と前記絶縁層との表面が同
    一面となるように研磨する工程が、前記シリコン基板表
    面から前記絶縁層の表面迄の高さが５０ｎｍ以内となる
    ように研磨する工程である ことを特徴とする半導体装置
    の製造方法。
JP7336922A 1995-12-25 1995-12-25 半導体装置の製造方法 Expired - Fee Related JP2762976B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP7336922A JP2762976B2 (ja) 1995-12-25 1995-12-25 半導体装置の製造方法
DE69621412T DE69621412T2 (de) 1995-12-25 1996-12-23 Verfahren zur Herstellung einer Halbleitereinrichtung mit einem aus einer Grube herausragenden Isolationsoxid
EP96120807A EP0782185B1 (en) 1995-12-25 1996-12-23 Process of fabricating semiconductor device having isolating oxide rising out of groove
US08/772,518 US5677233A (en) 1995-12-25 1996-12-24 Process of fabricating semiconductor device having isolating oxide rising out of groove
KR1019960071475A KR100237275B1 (ko) 1995-12-25 1996-12-24 홈으로부터 돌출하는 분리 산화물을 갖는 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7336922A JP2762976B2 (ja) 1995-12-25 1995-12-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09181158A JPH09181158A (ja) 1997-07-11
JP2762976B2 true JP2762976B2 (ja) 1998-06-11

Family

ID=18303877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7336922A Expired - Fee Related JP2762976B2 (ja) 1995-12-25 1995-12-25 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US5677233A (ja)
EP (1) EP0782185B1 (ja)
JP (1) JP2762976B2 (ja)
KR (1) KR100237275B1 (ja)
DE (1) DE69621412T2 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100213196B1 (ko) * 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
KR100216267B1 (ko) * 1996-12-26 1999-08-16 구본준 트렌치 격리구조를 갖는 반도체 장치 제조방법
US6322634B1 (en) * 1997-01-27 2001-11-27 Micron Technology, Inc. Shallow trench isolation structure without corner exposure
JPH1131742A (ja) * 1997-07-14 1999-02-02 Mitsubishi Electric Corp 半導体装置の製造方法
TW342529B (en) * 1997-09-10 1998-10-11 United Microelectronics Corp Process for producing shallow trench isolation (STI) structure
US6309947B1 (en) * 1997-10-06 2001-10-30 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with improved isolation region to active region topography
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
KR19990065100A (ko) * 1998-01-07 1999-08-05 윤종용 반도체 장치의 소자 분리막 형성방법
TW389982B (en) * 1998-01-26 2000-05-11 United Microelectronics Corp Method of manufacturing shallow trench isolation
US6069057A (en) * 1998-05-18 2000-05-30 Powerchip Semiconductor Corp. Method for fabricating trench-isolation structure
US6274498B1 (en) 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6372601B1 (en) * 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
KR100475049B1 (ko) * 1998-09-24 2005-06-17 삼성전자주식회사 박막의질화물라이너를갖는트렌치소자분리방법
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6232203B1 (en) 1999-07-23 2001-05-15 Taiwan Semiconductor Manufacturing Company Process for making improved shallow trench isolation by employing nitride spacers in the formation of the trenches
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6403486B1 (en) 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
KR20030001965A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6723616B2 (en) * 2001-09-27 2004-04-20 Texas Instruments Incorporated Process of increasing screen dielectric thickness
US6613648B1 (en) * 2002-07-15 2003-09-02 Chartered Semiconductor Manufacturing Limited Shallow trench isolation using TEOS cap and polysilicon pullback
KR100981554B1 (ko) * 2003-11-13 2010-09-10 한국과학기술원 다중 송수신 안테나들을 구비하는 이동통신시스템에서,송신 안테나들을 그룹핑하여 신호를 전송하는 방법
JP2005191331A (ja) * 2003-12-26 2005-07-14 Nec Electronics Corp 半導体装置の製造方法
JP4476196B2 (ja) 2005-08-23 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP2009117855A (ja) * 2008-12-22 2009-05-28 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US20110014726A1 (en) 2009-07-20 2011-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming shallow trench isolation structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
JPH02271620A (ja) * 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JPH0456279A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体装置の製造方法
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
US5177028A (en) * 1991-10-22 1993-01-05 Micron Technology, Inc. Trench isolation method having a double polysilicon gate formed on mesas
JPH0637178A (ja) * 1992-07-17 1994-02-10 Toshiba Corp 半導体装置の製造方法
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
JPH0729971A (ja) * 1993-06-25 1995-01-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5518950A (en) * 1994-09-02 1996-05-21 Advanced Micro Devices, Inc. Spin-on-glass filled trench isolation method for semiconductor circuits
US5521422A (en) * 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device

Also Published As

Publication number Publication date
JPH09181158A (ja) 1997-07-11
US5677233A (en) 1997-10-14
DE69621412D1 (de) 2002-07-04
EP0782185B1 (en) 2002-05-29
DE69621412T2 (de) 2003-02-13
KR100237275B1 (ko) 2000-01-15
EP0782185A3 (en) 1997-08-20
EP0782185A2 (en) 1997-07-02

Similar Documents

Publication Publication Date Title
JP2762976B2 (ja) 半導体装置の製造方法
US5502009A (en) Method for fabricating gate oxide layers of different thicknesses
KR100445923B1 (ko) 장치의 분리 영역 형성 이후에 규소의 선택적 에피택셜증착을 사용하는, 변형 규소 씨엠오에스 구조물의 제조 방법
KR100400325B1 (ko) 수직형 트랜지스터 및 그 제조 방법
US6306723B1 (en) Method to form shallow trench isolations without a chemical mechanical polish
US6696334B1 (en) Method for formation of a differential offset spacer
US6927135B2 (en) Methods of fabricating multiple sets of field effect transistors
US6303452B1 (en) Method for making transistor spacer etch pinpoint structure
US6500744B2 (en) Methods of forming DRAM assemblies, transistor devices, and openings in substrates
US20020090787A1 (en) Self-aligned elevated transistor
US6313011B1 (en) Method for suppressing narrow width effects in CMOS technology
US5604138A (en) Process for making a semiconductor MOS transistor
KR20010093055A (ko) 반도체장치의 제조방법 및 반도체장치
EP0429404A2 (en) A process for forming a field isolation structure and gate structure in integrated MISFET devices
JP2003289142A (ja) 半導体素子の製造方法
JP3053009B2 (ja) 半導体装置の製造方法
US6800514B2 (en) Method of fabricating a MOS transistor with a drain extension and corresponding transistor
KR100485004B1 (ko) 에스오아이 반도체 소자 및 그 제조 방법
KR100356793B1 (ko) 비씨-에스오아이 소자의 제조방법
KR100724473B1 (ko) 실리콘 산화막으로 격리된 소오스/드레인 형성방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
JP2002100670A (ja) 半導体装置及びその製造方法
JP2000188325A (ja) 半導体装置の製造方法
JPH07283300A (ja) 半導体装置及びその製造方法
KR100406737B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees