JPH0456279A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0456279A JPH0456279A JP16718390A JP16718390A JPH0456279A JP H0456279 A JPH0456279 A JP H0456279A JP 16718390 A JP16718390 A JP 16718390A JP 16718390 A JP16718390 A JP 16718390A JP H0456279 A JPH0456279 A JP H0456279A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳトランジスタの微細化、高速化を主目
的とした半導体装置の製造方法に関する。
的とした半導体装置の製造方法に関する。
従来の技術
近年、半導体装置の高集積化に伴い、トランジスタは微
細化の一途をたどっており、チャネル長はサブミクロン
の領域に入ってきている。短チヤネルトランジスタでは
ドレイン電界の影響がチャネル領域にまで及ぶためトラ
ンジスタのしきい値電圧が低下するといういわゆるショ
ートチャネル効果、およびドレイン近傍の高電界で加速
された電子と格子との衝突電離によって発生したポット
キャリアのゲート酸化膜中への注入によるしきい値電圧
の変動などの問題が顕著になって（る。これらの問題を
解決するために様々なトランジスタ構造が提案されてい
るが、その１つとしてシリコン基板に溝を掘り、構内に
チャネルを形成して、さらにＬＤＤ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造としたトランジスタが
報告されている（ＩＥＤＭ８８ｐ、２２６〜２２９”Ｄ
ＯＵＢＬＥ ＬＤＤＣＯＮＣＡＶＥ （ＤＬＣ）Ｓ
ＴＲＵＣＴＵＲＥＦＯＲ５ＵＢ−ＨＡＬＦ ＭＩＣＲ
ＯＮＭＯ３ＦＥＴ”）。この構造によれば、ＭＯＳトラ
ンジスタのチャネル部分が溝底部に形成され、ソース、
ドレインから分離され、ドレイン電界の影響を受けにく
くなるためサスティン電圧が大きくなり、ショートチャ
ネル効果が抑制される。また、ＬＤＤ部の存在によって
ドレイン近傍の電界が緩和されホットキャリアによるト
ランジスタ特性の劣化が緩和される。
細化の一途をたどっており、チャネル長はサブミクロン
の領域に入ってきている。短チヤネルトランジスタでは
ドレイン電界の影響がチャネル領域にまで及ぶためトラ
ンジスタのしきい値電圧が低下するといういわゆるショ
ートチャネル効果、およびドレイン近傍の高電界で加速
された電子と格子との衝突電離によって発生したポット
キャリアのゲート酸化膜中への注入によるしきい値電圧
の変動などの問題が顕著になって（る。これらの問題を
解決するために様々なトランジスタ構造が提案されてい
るが、その１つとしてシリコン基板に溝を掘り、構内に
チャネルを形成して、さらにＬＤＤ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造としたトランジスタが
報告されている（ＩＥＤＭ８８ｐ、２２６〜２２９”Ｄ
ＯＵＢＬＥ ＬＤＤＣＯＮＣＡＶＥ （ＤＬＣ）Ｓ
ＴＲＵＣＴＵＲＥＦＯＲ５ＵＢ−ＨＡＬＦ ＭＩＣＲ
ＯＮＭＯ３ＦＥＴ”）。この構造によれば、ＭＯＳトラ
ンジスタのチャネル部分が溝底部に形成され、ソース、
ドレインから分離され、ドレイン電界の影響を受けにく
くなるためサスティン電圧が大きくなり、ショートチャ
ネル効果が抑制される。また、ＬＤＤ部の存在によって
ドレイン近傍の電界が緩和されホットキャリアによるト
ランジスタ特性の劣化が緩和される。
以下に従来の半導体装置の製造方法を第２図（ａ）〜（
Ｃ）とともに説明する。第２図（ａ）に示すように、ｐ
−型シリコン基板２１に素子分離用のフィールド酸化膜
２２を形成した後、熱酸化により素子形成領域に酸化膜
２３を形成し、低濃度で燐２４をイオン注入し、ｎ−不
純物層２５を形成する。次に同図（ｂ）に示すように、
酸化膜２６を堆積し、パターニングし、この酸化膜２６
をマスクとして、反応性イオンエツチングによりｐ−型
シリコン基板２１にｎ−不純物層２５より深く溝２７を
形成し、さらに熱酸化により構内部に酸化膜２８を形成
した後、ボロン２９をイオン注入し、ｐ型不純物層３０
を形成する。次に同図（Ｃ）に示すように、ウェットエ
ツチングにより酸化１］ｉ２６．２８を除去し、改めて
ゲート酸化を行い、減圧ＣＶＤにより全面にポリシリコ
ン膜を堆積した後、フォトリソグラフィによるレジスト
をマスクにポリシリコン膜および酸化膜をエツチング除
去し、ゲート酸化膜３１およびポリシリコンゲート電極
３２を形成する。その後、ポリシリコンゲート電極３２
をマスクとして、砒素３３をイオン注入し、高濃度のｎ
−不純物層３４を形成する。
Ｃ）とともに説明する。第２図（ａ）に示すように、ｐ
−型シリコン基板２１に素子分離用のフィールド酸化膜
２２を形成した後、熱酸化により素子形成領域に酸化膜
２３を形成し、低濃度で燐２４をイオン注入し、ｎ−不
純物層２５を形成する。次に同図（ｂ）に示すように、
酸化膜２６を堆積し、パターニングし、この酸化膜２６
をマスクとして、反応性イオンエツチングによりｐ−型
シリコン基板２１にｎ−不純物層２５より深く溝２７を
形成し、さらに熱酸化により構内部に酸化膜２８を形成
した後、ボロン２９をイオン注入し、ｐ型不純物層３０
を形成する。次に同図（Ｃ）に示すように、ウェットエ
ツチングにより酸化１］ｉ２６．２８を除去し、改めて
ゲート酸化を行い、減圧ＣＶＤにより全面にポリシリコ
ン膜を堆積した後、フォトリソグラフィによるレジスト
をマスクにポリシリコン膜および酸化膜をエツチング除
去し、ゲート酸化膜３１およびポリシリコンゲート電極
３２を形成する。その後、ポリシリコンゲート電極３２
をマスクとして、砒素３３をイオン注入し、高濃度のｎ
−不純物層３４を形成する。
発明が解決しようとする課題
しかしながら上記の従来の製造方法では、溝の形成と、
ポリシリコンゲート電極のパターニングに２枚のマスク
が必要であり、またこの２枚のマスクのアライメント精
度が悪いと、ソース側とドレイン側のｎ−不純物層の長
さの差によってトランジスタ特性が非対称となり、また
各トランジスタのｎ−不純物層の長さのばらつきによっ
て集積回路を構成する各々のトランジスタ特性がばらつ
き、結果として集積回路全体としての動作が不安定にな
る。
ポリシリコンゲート電極のパターニングに２枚のマスク
が必要であり、またこの２枚のマスクのアライメント精
度が悪いと、ソース側とドレイン側のｎ−不純物層の長
さの差によってトランジスタ特性が非対称となり、また
各トランジスタのｎ−不純物層の長さのばらつきによっ
て集積回路を構成する各々のトランジスタ特性がばらつ
き、結果として集積回路全体としての動作が不安定にな
る。
本発明はこのような課題を解決するもので、１枚のマス
クで溝とポリシリコンゲート電極のパターニングを行い
、自己整合的にｎ−不純物層を形成することによって、
全トランジスタのソース側とドレイン側のｎ−不純物層
の長さを同一とし、トランジスタ特性を対称なものとし
、また各トランジスタ間の特性のばらつきを小さくする
ことを目的とする。
クで溝とポリシリコンゲート電極のパターニングを行い
、自己整合的にｎ−不純物層を形成することによって、
全トランジスタのソース側とドレイン側のｎ−不純物層
の長さを同一とし、トランジスタ特性を対称なものとし
、また各トランジスタ間の特性のばらつきを小さくする
ことを目的とする。
課題を解決するための手段
この目的を達成するために本発明は、シリコン基板表面
の素子形成領域全面にｎ−不純物層を形成した後、シリ
コン基板全面に酸化膜を堆積し、この酸化膜の一部を除
去して開口部を形成し、この開口部の側壁にのみ絶縁膜
（以下、サイドウオールと称する）を形成して、このサ
イドウオールをマスクとして開口部内のシリコン基板に
ｎ−不純物層より深い溝を形成し、サイドウオールのみ
を除去した後、ゲート酸化膜を形成し、開口部および構
内にのみポリシリコンゲート電極を形成した後、酸化膜
を除去し、その後、ポリシリコンゲート電極をマスクと
してイオン注入によりｎ＋不純物層を形成する。
の素子形成領域全面にｎ−不純物層を形成した後、シリ
コン基板全面に酸化膜を堆積し、この酸化膜の一部を除
去して開口部を形成し、この開口部の側壁にのみ絶縁膜
（以下、サイドウオールと称する）を形成して、このサ
イドウオールをマスクとして開口部内のシリコン基板に
ｎ−不純物層より深い溝を形成し、サイドウオールのみ
を除去した後、ゲート酸化膜を形成し、開口部および構
内にのみポリシリコンゲート電極を形成した後、酸化膜
を除去し、その後、ポリシリコンゲート電極をマスクと
してイオン注入によりｎ＋不純物層を形成する。
作用
この構成により、サイドウオールの存在によって１枚の
マスクで自己整合的にポリシリコンゲート電極と溝のパ
ターニングが可能となり、サイドウオールの存在した領
域のシリコン基板表面にのみｎ−不純物層が形成される
ため、ソース側とドレイン側のｎ−不純物層の長さは同
一となり、トランジスタ特性が対称となる。
マスクで自己整合的にポリシリコンゲート電極と溝のパ
ターニングが可能となり、サイドウオールの存在した領
域のシリコン基板表面にのみｎ−不純物層が形成される
ため、ソース側とドレイン側のｎ−不純物層の長さは同
一となり、トランジスタ特性が対称となる。
実施例
以下に本発明の一実施例における半導体装置の製造方法
について説明する。第１図（ａ）においてｐ型シリコン
基板１上にフィールド酸化膜２をたとえば６００ｎｍ形
成し、熱酸化により素子形成領域に酸化膜３を形成した
後、燐４を全面にイオン注入しくたとえば、注入エネル
ギー６０ｋｅＶ。
について説明する。第１図（ａ）においてｐ型シリコン
基板１上にフィールド酸化膜２をたとえば６００ｎｍ形
成し、熱酸化により素子形成領域に酸化膜３を形成した
後、燐４を全面にイオン注入しくたとえば、注入エネル
ギー６０ｋｅＶ。
注入量２．０Ｘ １０１３ｃｍ ’） 、 ｎ−不純物
層５を形成する。次に第１図（ｂ）のように、酸化膜３
をフッ酸によるウェットエツチングで除去した後、減圧
ＣＶＤにより全面に酸化膜６をたとえば５００ｎｍ堆積
し、フォトリソグラフィによるレジストをマスクとして
反応性イオンエツチングにより酸化膜６の一部をエツチ
ング除去し開口部７を形成する。このときｐ−型シリコ
ン基板１をｎ−不純物層５の深さ方向の一部は削っても
よい。その後、減圧ＣＶＤにより全面に窒化膜をたとえ
ば２５０ｎｍ堆積し、反応性イオンエツチングにより全
面エッチバックして、開口部７の側壁にのみサイドウオ
ールとして窒化膜８を残す。次に第１図（Ｃ）に示すよ
うに、酸化膜６および窒化膜８をマスクとして、反応性
イオンエツチングにより開口部７の内部のｐ−型シリコ
ン基板１にｎ−不純物層５より深く溝９を形成し、熱酸
化により溝９の底部および側壁に酸化膜１０を形成し、
しきい値電圧制御用のボロン１１をイオン注入しくたと
えば、注入エネルギー２０ｋｅＶ、注入量２． ＯＸ
１０ ｌ２ｃｍ−２）、ｐ型不純物層１２を形成する。
層５を形成する。次に第１図（ｂ）のように、酸化膜３
をフッ酸によるウェットエツチングで除去した後、減圧
ＣＶＤにより全面に酸化膜６をたとえば５００ｎｍ堆積
し、フォトリソグラフィによるレジストをマスクとして
反応性イオンエツチングにより酸化膜６の一部をエツチ
ング除去し開口部７を形成する。このときｐ−型シリコ
ン基板１をｎ−不純物層５の深さ方向の一部は削っても
よい。その後、減圧ＣＶＤにより全面に窒化膜をたとえ
ば２５０ｎｍ堆積し、反応性イオンエツチングにより全
面エッチバックして、開口部７の側壁にのみサイドウオ
ールとして窒化膜８を残す。次に第１図（Ｃ）に示すよ
うに、酸化膜６および窒化膜８をマスクとして、反応性
イオンエツチングにより開口部７の内部のｐ−型シリコ
ン基板１にｎ−不純物層５より深く溝９を形成し、熱酸
化により溝９の底部および側壁に酸化膜１０を形成し、
しきい値電圧制御用のボロン１１をイオン注入しくたと
えば、注入エネルギー２０ｋｅＶ、注入量２． ＯＸ
１０ ｌ２ｃｍ−２）、ｐ型不純物層１２を形成する。
次に第１図（ｄ）に示すように、燐酸によるウェットエ
ツチングで窒化膜８を除去し、フッ酸によるウェットエ
ツチングで酸化膜１０を除去した後、熱酸化によりゲー
ト酸化膜１３を２０ｎｍ形成し、減圧ＣＶＤにより全面
にポリシリコン膜を１．０μｍ堆積し、開口部７および
溝９を埋め込んだ後、反応性イオンエツチングにより全
面エッチバックして開口部７および溝９内のみにポリシ
リコン膜を残しポリシリコンゲート電極１４を形成する
。最後に、第１図（ｅ）に示すように、酸化膜６をフッ
酸によるウェットエツチングで除去した後、ポリシリコ
ンゲート電極１４をマスクとして、砒素をイオン注入し
くたとえば、注入エネルギー４０ｋｅＶ、注入量４．０
Ｘ １０１５ｃｍ ’）、ｎ＋不純物層１６を形成す
る。
ツチングで窒化膜８を除去し、フッ酸によるウェットエ
ツチングで酸化膜１０を除去した後、熱酸化によりゲー
ト酸化膜１３を２０ｎｍ形成し、減圧ＣＶＤにより全面
にポリシリコン膜を１．０μｍ堆積し、開口部７および
溝９を埋め込んだ後、反応性イオンエツチングにより全
面エッチバックして開口部７および溝９内のみにポリシ
リコン膜を残しポリシリコンゲート電極１４を形成する
。最後に、第１図（ｅ）に示すように、酸化膜６をフッ
酸によるウェットエツチングで除去した後、ポリシリコ
ンゲート電極１４をマスクとして、砒素をイオン注入し
くたとえば、注入エネルギー４０ｋｅＶ、注入量４．０
Ｘ １０１５ｃｍ ’）、ｎ＋不純物層１６を形成す
る。
このように、従来例ではポリシリコンゲート電極のパタ
ーニングに１枚のマスクが必要であるが、本実施例では
開口部にポリシリコン膜を埋め込むことによってポリシ
リコンゲート電極を形成するため、マスクを１枚省略で
きる。
ーニングに１枚のマスクが必要であるが、本実施例では
開口部にポリシリコン膜を埋め込むことによってポリシ
リコンゲート電極を形成するため、マスクを１枚省略で
きる。
発明の効果
以上のように本発明によれば、１枚のマスクで自己整合
的にポリシリコンゲート電極と溝のパターニングを行う
ことにより、ソース側、ドレイン側の低濃度不純物層が
対称に形成されるためトランジスタ特性が対称となり、
各トランジスタ間の特性のばらつきも小さくなるという
効果が得られる。
的にポリシリコンゲート電極と溝のパターニングを行う
ことにより、ソース側、ドレイン側の低濃度不純物層が
対称に形成されるためトランジスタ特性が対称となり、
各トランジスタ間の特性のばらつきも小さくなるという
効果が得られる。
第１図（ａ）〜（ｅ）は本発明の一実施例における半導
体装置の製造方法の工程断面図、第２図（ａ）〜（Ｃ）
は従来の半導体装置の製造方法の工程断面図である。 １・・・・・・ｐ−型シリコン基板（−導電型半導体基
板）、５・・・・・・ｎ−不純物層（低濃度の他方導電
型領域）、６・・・・・・酸化膜（第１の絶縁膜）、７
・・・・・・開口部、８・・・・・・窒化膜（第２の絶
縁膜）、９・・・・・・溝、１２・・・・・・ｐ型不純
物層（−導電型領域）、１３・・・・・・ゲート酸化膜
（ゲート絶縁膜）、１４・・・・・・ポリシリコンゲー
ト電極（ゲート電極）、１６・・・・・・ｎ＋不純物層
（高濃度の他方導電型領域）。
体装置の製造方法の工程断面図、第２図（ａ）〜（Ｃ）
は従来の半導体装置の製造方法の工程断面図である。 １・・・・・・ｐ−型シリコン基板（−導電型半導体基
板）、５・・・・・・ｎ−不純物層（低濃度の他方導電
型領域）、６・・・・・・酸化膜（第１の絶縁膜）、７
・・・・・・開口部、８・・・・・・窒化膜（第２の絶
縁膜）、９・・・・・・溝、１２・・・・・・ｐ型不純
物層（−導電型領域）、１３・・・・・・ゲート酸化膜
（ゲート絶縁膜）、１４・・・・・・ポリシリコンゲー
ト電極（ゲート電極）、１６・・・・・・ｎ＋不純物層
（高濃度の他方導電型領域）。
Claims (1)
- 一導電型半導体基板の素子形成領域の全面に低濃度の
他方導電型領域を形成する工程と、素子形成領域の全面
に第１の絶縁膜を形成し所定のパターンに従い前記第１
の絶縁膜に開口部を形成する工程と、前記開口部の側壁
にのみ第２の絶縁膜を形成する工程と、前記第１の絶縁
膜および第２の絶縁膜をマスクとして前記開口部の内部
の前記半導体基板に前記低濃度の他方導電型領域より深
い溝を形成する工程と、前記溝の底部に一導電型領域を
形成する工程と、前記第２の絶縁膜を除去する工程と、
前記開口部および前記溝の側壁および底部にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜に接し前記開口
部および前記溝内に導電物質を埋め込んでゲート電極を
形成する工程と、前記第１の絶縁膜を除去する工程と、
前記ゲート電極をマスクとして前記半導体基板表面に高
濃度の他方導電型領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16718390A JPH0456279A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16718390A JPH0456279A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456279A true JPH0456279A (ja) | 1992-02-24 |
Family
ID=15844968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16718390A Pending JPH0456279A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456279A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06281783A (ja) * | 1993-06-29 | 1994-10-07 | Babcock Hitachi Kk | 沸騰水形原子炉圧力容器 |
| EP0655786A2 (en) * | 1993-11-30 | 1995-05-31 | Sony Corporation | Gate electrode formed in trench and method of making the same |
| US5521422A (en) * | 1994-12-02 | 1996-05-28 | International Business Machines Corporation | Corner protected shallow trench isolation device |
| US5583065A (en) * | 1994-11-23 | 1996-12-10 | Sony Corporation | Method of making a MOS semiconductor device |
| KR100237275B1 (ko) * | 1995-12-25 | 2000-01-15 | 가네꼬 히사시 | 홈으로부터 돌출하는 분리 산화물을 갖는 반도체 장치의 제조 방법 |
| US6204128B1 (en) | 1998-10-26 | 2001-03-20 | Matsushita Electronics Corporation | Method for fabricating semiconductor device |
| KR100327659B1 (ko) * | 1998-12-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터형성방법 |
| JP2005136366A (ja) * | 2003-10-28 | 2005-05-26 | Dongbu Electronics Co Ltd | 半導体素子のトランジスタ製造方法 |
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-
1990
- 1990-06-25 JP JP16718390A patent/JPH0456279A/ja active Pending
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