JP3055614B2

JP3055614B2 - 半導体装置の製造方法及び該方法により製造された半導体装置

Info

Publication number: JP3055614B2
Application number: JP9264297A
Authority: JP
Inventors: 政幸廣井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 2000-06-26
Anticipated expiration: 2017-09-29
Also published as: JPH11103049A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法及び該方法により製造された半導体装置に関し、特に
非対称なＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａ
ｉｎ）構造を持つＭＯＳトランジスタの製造方法に関す
る。

【０００２】

【従来の技術】ＭＯＳトランジスタの性能向上において
は、ゲート絶縁膜の薄層化、ゲート長の縮小が主たる手
段として用いられてきた。ゲート長の縮小によってしき
い値電圧がドレイン電圧に影響されて変動するなどの、
短チャネル効果と呼ばれる現象が顕著になる。

【０００３】短チャネル効果を抑制するためには、ソー
スおよびドレインの接合深さを浅く急峻にするなどのほ
かに、チャネルの不純物濃度を増加させる必要がある。
しかし、チャネル不純物濃度の増大によってドレイン近
傍に発生する電界が強くなるために、ホットキャリアの
生成によってデバイス特性の劣化が激しくなる。

【０００４】このドレイン近傍の高電界によるホットキ
ャリアの発生を抑制するために、ＬＤＤ構造が広く用い
られてきた。従来の一般的なＬＤＤ構造は図１に示され
るような工程で、図１（ｅ）に示されるようなＭＯＳト
ランジスタのソース、ドレイン両方に対称な形状の低濃
度領域を形成したものである。

【０００５】この工程では、基板１上に形成したゲート
絶縁膜３の上にゲート電極２を形成し［図１（ａ）］、
ゲート電極をマスクとするイオン注入によって、ソース
低濃度領域４ａおよびドレイン側低濃度領域４ｂを形成
する［図１（ｂ）］。その上にゲート側壁となる絶縁膜
５を成膜し［図１（ｃ）］、異方性エッチングによって
ゲート側壁を形成する［図１（ｄ）］。その後、ゲート
電極３およびゲート側壁絶縁膜５をマスクとするイオン
注入によって、ソース高濃度領域６ａおよびドレイン側
高濃度領域６ｂを形成する［図１（ｅ）］。

【０００６】しかし、ソース側において付加される低濃
度領域６ａは、短チャネル効果の抑制に有効でないばか
りか、寄生抵抗を増大させるために電流駆動能力の低下
といった悪影響を及ぼす。

【０００７】そこで、低濃度領域をドレイン側にのみ形
成しソース側には形成しない非対称なＬＤＤ構造が提案
された。この非対称なＬＤＤ構造を持つＭＯＳトランジ
スタの従来の標準的な製造工程を図２に示す。

【０００８】この工程では、基板１上に形成したゲート
絶縁膜３の上にゲート電極２を形成し［図２（ａ）］、
ゲート電極をマスクとするイオン注入によって、ソース
低濃度領域４ａおよびドレイン側低濃度領域４ｂを形成
する［図２（ｂ）］までは、ソース・ドレインに対称な
ＬＤＤ構造を持つＭＯＳトランジスタの製法と同じであ
る。その後、レジスト７を成膜し［図２（ｃ）］、ドレ
イン側にのみレジストが残るようにパターニングする
［図２（ｄ）］。ゲート電極３およびレジスト７をマス
クとするイオン注入によって、ソース高濃度領域６ａを
形成し［図２（ｅ）］、レジスト膜を除去する［図２
（ｆ）］。その上にゲート側壁用絶縁膜５を成膜後［図
２（ｇ）］、異方性エッチングによってゲート側壁を形
成し［図２（ｈ）］、ゲート電極３およびゲート側壁絶
縁膜５をマスクとするイオン注入によって、ドレイン側
高濃度領域６ｂを形成する［図２（ｉ）］。

【０００９】このように低濃度領域をドレイン側にのみ
付加し、ソース側には形成しない非対称な構造をとるこ
とによって、ドレイン端部における高電界発生を抑制し
てホットキャリアによる劣化を抑制するとともに、ソー
ス側の寄生抵抗を低減して高い電流駆動能力を得ること
ができる。

【００１０】非対称ＬＤＤ構造をもつＭＯＳトランジス
タの製造方法は、この例以外にも多数提案されている。
例えば特開昭６３−１４２６７６号公報では低濃度不純
物領域のイオン注入を９０度より小さい角度で行い、高
濃度不純物領域形成のイオン注入を９０度より大きい角
度で行うことにより非対称構造を形成する方法が提案さ
れている。同様に斜めイオン注入を利用した手法として
は、特開平４−２４５６４２号公報に記載されたものが
ある。

【００１１】また、特開昭６２−５８６８２号公報に記
載されたものでは、ゲート側壁絶縁膜を形成する際の異
方性エッチングを基本主面に対してある角度をもって行
うことにより、ゲート側壁絶縁膜の厚さをソース側で薄
く、ドレイン側で厚くし非対称構造を形成している。特
開平２−１５８１４３号公報では、ゲート電極のエッチ
ングを行う際にマイクロローディング効果を利用して、
ゲート電極を、隣接したゲート電極のない部分では垂直
に、隣接したゲート電極のある部分ではテーパー状に加
工することにより非対称構造を得る手法が提案されてい
る。

【００１２】さらに、特開平８−７８６７２公報では、
ゲート電極を２層以上の構造として、そのうち１層をド
レイン側に対するマスクとしてイオン注入を行うことに
よってソース高濃度領域とドレイン低濃度領域を同時に
形成して非対称構造を得る方法が提案されている。

【００１３】

【発明が解決しようとする課題】図１に示したような対
称なＬＤＤ構造を持つＭＯＳトランジスタの製法におい
ては、ゲート電極形成後ソース・ドレイン領域の形成ま
でにパターニングの工程がない。これに比べて、図２に
示した、非対称ＬＤＤ構造をもつＭＯＳトランジスタの
従来の製造方法では、レジスト７の一端をゲート電極３
上に位置させる必要がある。しかし、高速性を要求され
る微細なＭＯＳトランジスタにおいてはゲート長は非常
に短いことが要求され、現在ではゲート電極の幅が０．
１μｍ以下のものが作製されている。現行の露光機の位
置合わせ精度は０．１μｍ程度であり、パターニングに
よって、チップ全面にわたってゲート電極上にレジスト
端を一致させることは非常に困難である。したがって図
２のような工程で非対称なＬＤＤ構造を持つＭＯＳトラ
ンジスタを作製する場合、露光機の位置合わせ精度以上
の長いゲート長を持つ性能の低いトランジスタしか効率
よく生産できない。

【００１４】さらに、イオン注入角度を変更することに
より非対称ＬＤＤを実現しようとしている特開昭６３−
１４２６７６号公報、特開平４−２４５６４２号公報お
よびエッチングの際に基本主面に対してある角度を持っ
た異方性エッチングを行っている特開昭６２−５８６８
２号公報に記載された方法では、ＭＯＳトランジスタの
ソース、ドレインの方向を一意に決定する必要があり、
レイアウト設計の自由度が制限を受けるという欠点があ
った。

【００１５】ゲート電極のパターニング時にマイクロロ
ーディング効果によりゲート電極形状を左右非対称にす
る特開平２−１５８１４３号公報の手法では、エッチン
グに過大な精度が要求され、高集積な半導体装置を再現
性よく製造することは困難である。

【００１６】また、ゲート電極を２層以上の構造とし
て、そのうち１層をイオン注入を行う際のドレイン側に
対するマスクとして用いることによって非対称構造を得
る特開平８−７８６７２公報に記載の方法では、ゲート
絶縁膜に接触するゲート電極を２種以上で構成し、かつ
ドレイン側のマスクとなる層を残して他の電極層のみを
選択的にエッチングしなければならないという技術上困
難な制約があった。さらにこの場合、ゲート絶縁膜直上
に異なる複数種の電極が存在し、かつ各電極のチャネル
領域に関する寄与はドレイン側のマスクとなる層のパタ
ーン形成時の位置合わせ精度によって変動してしまう、
という欠点があった。

【００１７】本発明は上述の状況に鑑みてなされたもの
であって、その目的は、レイアウト上の制約を受けるこ
となく製造することができ、かつ量産安定性に優れた非
対称ＬＤＤ構造を持つＭＯＳトランジスタの製造方法を
提供することである。

【００１８】

【課題を解決するための手段】前記の目的は以下の手段
によって達成される。

【００１９】すなわち、本発明は、ソース、ドレインの
うち、片方の領域にのみイオン注入のためのマスクを形
成して、ゲート電極を境界とする非対象な構造を持つＭ
ＯＳ型トランジスタの製造過程において、イオン注入時
にマスクとなる層をあらかじめ形成した後、その層上に
パターニングを行う層を形成する工程と、パターニング
を行った後に、前記パターニングを施された層を利用し
てマスクとなる層の加工を等方的なエッチング手段によ
り行う工程を含むことを特徴とする、半導体装置の製造
方法を提案するものであり、さらに、前記マスクとなる
層を形成する前に、前記マスクとなる層と異なる物質か
らなる、ゲート絶縁膜保護層を形成しておく工程を含め
ること、前記マスクとなる層を、シリコン酸化膜、また
はシリコン窒化膜、またはシリコン窒化酸化膜、または
有機物の膜で構成される層とすること、前記ゲート絶縁
膜保護層を、シリコン窒化膜で構成される層とすること
もできる。また本発明は、前記の方法により製造された
ことを特徴とする半導体装置を提案するものである。

【００２０】以下、本発明を更に詳細に説明する。

【００２１】図２に示された、従来の非対称ＬＤＤ構造
を持つＭＯＳトランジスタの製造方法においては、ゲー
トに対して非対称なパターンを形成するレジスト７をイ
オン注入時のマスクとして使用していた。このため、ゲ
ートを境界として片側だけにイオン注入を行う場合、レ
ジスト７のパターニングにおいてレジスト端がゲート電
極上に存在せねばならず、パターニングの位置合わせ誤
差は、ゲート電極３の長さＬ_G より小さくなければなら
なかった［図３］。

【００２２】これに対して、イオン注入時のマスクとな
る膜８をあらかじめ成膜しておき、その上でレジスト７
をパターニングした後当該マスク膜８を加工すること
で、位置合わせ誤差の許容範囲を広げることができる。
ほぼマスク膜８の膜厚をＴ_A とすると、ゲート電極３上
にあるマスク膜８の凸部の幅はほぼＬ_G ＋２Ｔ_A とな
る。この凸部の範囲内で、パターニングの際にレジスト
７の端がマスクすべき領域から遠い方へずれた場合［図
４（ａ）］、溶液処理などで等方的にマスク膜８をほぼ
その膜厚分エッチングすると、ゲート電極上にマスク膜
８端が存在するように加工できる［図４（ｂ）］。その
後レジスト７を除去することによって、所望の領域のみ
にイオン注入を行うことができる。一方、パターニング
の際にレジスト７の端がマスクすべき領域から近い方へ
ずれた場合［図４（ｃ）］でも、同様に溶液処理などで
等方的にマスク膜８をほぼその膜厚分エッチングする
と、ゲート電極３の高さＨ_G がＴ_A より大きければ、ゲ
ート電極３の側部にもＴ_A 以上の膜厚のマスク膜８が残
存する［図４（ｄ）］。したがってこの場合でもレジス
ト７を除去することによって、所望の領域のみにイオン
注入を行うことができる。

【００２３】一方ゲート電極３の高さＨ_G がＴ_A より小
さいときは、位置合わせにおける誤差の許容範囲はマス
ク膜８の凸部の幅Ｌ_G ＋２Ｔ_A よりも小さくなる［図
５］。パターニングの際にレジスト７の端がマスクすべ
き領域から遠い方へずれた場合は、溶液処理などで等方
的にマスク８をほぼその膜厚分エッチングすると、上述
した図４（ｂ）と同様にゲート電極上にマスク膜８端が
存在するように加工される［図５（ｂ）］。したがって
マスクすべき領域から遠い方へは位置合わせの誤差の許
容範囲は上述の場合と同様に広くなる。ただし、ここで
ゲート電極３は、図１および図２で示した製造方法にお
ける場合と同様に、それ自身でソースおよびドレインの
高濃度領域形成のイオン注入時のマスクとなるに十分な
厚さを有しているとする。しかし、パターニングの際に
レジスト７の端がマスクすべき領域から近い方へずれる
と、ゲート電極３の側部に残存するマスク膜８の厚さは
Ｔ_A以下となる［図５（ｄ）］。この残存する膜厚に比
べて、イオン注入時にマスクとして機能するために必要
なマスク膜８の厚さが大きい場合には、パターニングの
際にレジスト７の端がゲート電極３端からマスクすべき
領域から近い方へずれることが許容されないため、パタ
ーニングの際の位置合わせの誤差の許容範囲はＬ_G ＋２
Ｔ_A ではなく、ほぼＬ_G ＋Ｔ_A となる。しかしながら、
マスク膜８の等方的エッチング量をその膜厚Ｔ_A とした
場合、ゲート電極３の高さによらずパターニングの位置
合わせ誤差の許容範囲として最低でもほぼＬ_G ＋Ｔ_A が
保証されるため、従来の値Ｌ_g よりもパターニングの誤
差許容範囲を飛躍的に広げることが可能である。

【００２４】実際には、マスク膜８を溶液処理等で加工
する場合、必ずしもそのエッチング量はマスク膜８の膜
厚と同じである必要はない。マスク膜８の等方的エッチ
ングにおけるエッチング量をＴ_E とすれば、マスクしな
い領域側のゲート電極３側部のマスク膜８を除去するた
めには、Ｔ_E ＞Ｔ_A という条件を満たす必要がある。一
方パターニングの際にレジスト７の端がゲート電極３端
よりマスクすべき領域側へずれた場合、ゲート電極３の
側壁部分のマスク膜８の基板垂直方向の厚さはＨ_G ＋Ｔ
_A −Ｔ_E となる。これが実際にイオン注入時のマスクと
して有用なマスク膜８の厚さＴ_M より大きければ、すな
わちＸ＝Ｈ_G ＋Ｔ_A −Ｔ_E −Ｔ_M として、Ｘ＞０という
条件が成立していれば、パターニングの際にレジスト７
の端がゲート電極３端よりマスクすべき領域側へずれる
ことが許容される。したがって、Ｔ_A ＜Ｔ_E ＜Ｈ_G ＋Ｔ
_A −Ｔ_M の範囲にＴ_E を設定しうる場合、パターニング
の位置ずれは、ほぼＬ_G ＋２Ｔ_A まで許容される。これ
に対して、Ｘ＜０の場合は、パターニングにおけるレジ
スト７端の位置の許容範囲が、ゲート電極３のマスクす
べき領域側の端からＸだけ減少することになる。

【００２５】

【実施例】以下本発明を実施例により更に具体的に説明
する。実施例１次に、本発明の実施例について図面を参照し
て説明する。図６（ａ）〜（ｇ）及び図７（ｇ）〜
（ｌ）は、本発明の一実施例となる、ＭＯＳトランジス
タの製造方法の各工程における構造の断面図である。こ
こでは、ｎ型ＭＯＳトランジスタをｐ型シリコン基板上
に形成する場合を例に挙げて説明する。

【００２６】ｐ型シリコン基板１上にゲート絶縁膜２を
例えば熱酸化によって形成し、その上に低圧化学気相成
長（ＬＰＣＶＤ：ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍ
ｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法など
によって例えばポリシリコン膜を成膜して異方性エッチ
ングなどにより、ゲート電極３を形成する［図６
（ａ）］。次に、１×１０¹⁴ｃｍ^-2のひ素を２０ｋｅＶ
のエネルギーでイオン注入すると、ソース側およびドレ
イン側の両方に、ｎ^- 領域４が形成される［図６
（ｂ）］。次にマスクとなる膜として３００ｎｍのシリ
コン窒化膜８をＬＰＣＶＤ法などによって成膜し［図６
（ｃ）］、その上にレジスト７をスピンコートおよび熱
処理乾燥などを用いて成膜する［図６（ｄ）］。次にレ
ジスト７をリソグラフィーによってパターニングする
［図６（ｅ）］。このとき、上述したように、パターニ
ングの位置合わせは、ゲート電極３の幅にマスク膜の厚
さを加えた程度の範囲に収まっていればよい。次にマス
ク膜８を熱燐酸溶液処理によってエッチングした後［図
６（ｆ）］、レジストを除去する［図６（ｇ）］。この
時点で、図２（ｅ）に示された従来の非対称ＬＤＤ構造
ＭＯＳトランジスタの製造方法における高濃度領域形成
前の状態と比べて、マスクがレジスト７であったのがマ
スク膜８（この例ではシリコン窒化膜）に変更されてい
るほかは同じ状態となっている。

【００２７】そこで、この後、図２（ｆ）〜（ｉ）に示
されたのと同様の手順で非対称ＬＤＤ構造を持つＭＯＳ
トランジスタを形成することができる［図７（ｇ）〜
（ｌ）］。上述した図６（ｇ）［＝図７（ｇ）］までの
工程を経た後、まず、２×１０ ¹⁵ｃｍ^-2のひ素を３０ｋ
ｅＶのエネルギーでイオン注入して、ソース側のｎ⁺ 領
域６ａを形成した後［図７（ｈ）］、シリコン窒化膜か
らなるマスク膜８を熱燐酸溶液処理などで除去する［図
７（ｉ）］。次にゲート電極３の側壁となるシリコン酸
化膜５をＬＰＣＶＤ法などによって成膜し［図７
（ｊ）］、反応性イオンエッチングなどの異方性エッチ
ングによって、ゲート電極側壁を形成する［図７
（ｋ）］。その後に２×１０¹⁵ｃｍ^-2のひ素を３０ｋｅ
Ｖのエネルギーでイオン注入して、ドレイン側のｎ⁺ 領
域６ｂを形成する［図７（ｌ）］。

【００２８】また、図６（ｇ）の時点でイオン注入のマ
スクが、レジスト７ではなくマスク膜８で形成されてい
ることから、ドレイン側低濃度領域をマスクするゲート
電極側壁として利用することも可能である［図８（ｇ）
〜（ｉ）］。この場合、上述した図６（ｇ）［＝図８
（ｇ）］までの工程を経た後、マスク膜８を全面除去せ
ずに、反応性イオンエッチングなどの異方性エッチング
を用いて基板垂直方向に膜厚分エッチングし［図８
（ｈ）］、その後に３×１０¹⁵ｃｍ^-2のひ素を３０ｋｅ
Ｖのエネルギーでイオン注入を行うことで、ソースおよ
びドレイン側のｎ⁺ 領域６ａ、６ｂを形成して、目的と
なる非対称ＬＤＤ構造をもつＭＯＳトランジスタ構造を
得ることができる［図８（ｉ）］。ただしこの場合に
は、マスク膜８を異方性エッチングする際に、マスク膜
８で覆われていない部分もエッチング条件にさらされる
ため、マスク膜８のみを選択的に異方性エッチングする
非常に高度な技術が必要となる。

【００２９】上述した実施例１では、マスク膜８を直接
ゲート電極上に堆積した場合について述べた。この場
合、マスク膜８をエッチングする工程において、マスク
膜８とゲート絶縁膜２とのエッチングにおける選択比が
十分高くないと、ゲート電極３端付近のゲート絶縁膜２
がエッチングされてしまう。このため、ゲート絶縁膜２
と同じ物質をマスク膜８には適用できない。マスク膜８
の堆積前に、ゲート絶縁膜保護のための薄膜を堆積する
ことで、マスク膜８にゲート絶縁膜２と同様の物質を用
いることができる。図９（ａ）〜（ｇ）及び図１０
（ｇ）〜（ｎ）は、本発明の一実施例となる、ＭＯＳト
ランジスタの製造方法の各工程における構造の断面図で
ある。ここでは、ｎ型ＭＯＳトランジスタをｐ型シリコ
ン基板上に形成する場合を例に挙げて説明する。

【００３０】ｐ型シリコン基板１上にゲート絶縁膜２を
例えば熱酸化によって形成し、その上に低圧化学気相成
長（ＬＰＣＶＤ：ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍ
ｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法など
によって例えばポリシリコン膜を成膜して異方性エッチ
ングなどにより、ゲート電極３を形成する［図６
（ａ）］。次に、１×１０¹⁴ｃｍ^-2のひ素を２０ｋｅＶ
のエネルギーでイオン注入すると、ソース側およびドレ
イン側の両方に、ｎ^- 領域４が形成される［図９
（ｂ）］。次にゲート絶縁膜保護層となる膜として、５
ｎｍのシリコン膜９をＬＰＣＶＤ法などによって成膜し
［図９（ｃ）］、その上にマスク膜となる５００ｎｍの
シリコン酸化膜８をＬＰＣＶＤ法などによって成膜す
る。その後は、実施例１の場合と同様に、レジスト７を
スピンコートおよび熱処理乾燥などを用いて成膜する。
［図９（ｄ）］次にレジスト７をリソグラフィーによっ
てパターニングする［図９（ｅ）］。このときのパター
ニングの位置合わせは、ゲート電極３の幅にマスク膜８
およびゲート絶縁膜保護膜の厚さを加えた程度の範囲に
収まっていればよい。次にマスク膜８をフッ素溶液処理
によってエッチングした後［図９（ｆ）］、レジストを
除去することによって、図６（ｇ）と同様の構造を得る
ことができる［図９（ｇ）］。ここで、マスク膜８およ
びゲート絶縁膜２がともにシリコン酸化膜で形成されて
いても、ゲート絶縁膜保護膜９の存在によって、マスク
膜８のエッチング時にもゲート絶縁膜２は保護される。

【００３１】その後、熱燐酸処理によって、ゲート絶縁
膜保護膜９の表面に露出した部分を除去し［図１０
（ｈ）］、２×１０¹⁵ｃｍ^-2のひ素を３０ｋｅＶのエネ
ルギーでイオン注入して、ソース側のｎ⁺ 領域６ａを形
成した後［図１０（ｉ）］、ふっ酸溶液処理によってマ
スク膜８を除去［図１０（ｊ）］、燐酸溶液処理によっ
てゲート絶縁膜保護膜９を除去する［図１０（ｋ）＝図
（ｉ）］。後は実施例１と同様に、ゲート電極３の側壁
となるシリコン酸化膜５をＬＰＣＶＤ法などによって成
膜し［図１０（ｌ）］、反応性イオンエッチングなどの
異方性エッチングによって、ゲート電極側壁を形成し
［図１０（ｍ）］。その後に２×１０¹⁵ｃｍ^-2のひ素を
３０ｋｅＶのエネルギーでイオン注入して、ドレイン側
のｎ⁺ 領域６ｂを形成することで所望のトランジスタ構
造［図１０（ｎ）］を得ることができる。

【００３２】また、ゲート絶縁膜保護膜９を逐次除去し
ないことによって工程を削減してトランジスタ構造を得
ることも可能である。図９（ｇ）［＝図１１（ｇ）］ま
での工程を経た後、ソース側のｎ⁺ 領域６ａを形成して
から［図１１（ｈ）］、フッ酸溶液処理によってマスク
膜８を除去［図１１（ｉ）］、燐酸溶液処理によってゲ
ート絶縁膜保護膜９を除去した後に［図１１（ｊ）］、
ゲート電極３の側壁となるシリコン酸化膜５を堆積して
［図１１（ｋ）］、異方性エッチングを行ってから［図
１１（ｌ）］、ひ素注入を行うことでドレイン側のｎ⁺
領域６ｂを形成する［図１１（ｍ）］。この場合、ゲー
ト側のｎ^- 領域４ａがゲート絶縁膜保護膜９の厚さだけ
存在する。しかし、ゲート絶縁膜保護膜９の厚さは、マ
スク膜８のエッチング時にゲート絶縁膜までエッチング
されない程度まで薄くてよい。本実施例のように、マス
ク膜８がシリコン酸化膜、ゲート絶縁膜保護膜がシリコ
ン窒化膜である場合、ゲート絶縁膜保護膜９の厚さの百
分の一程度でよい。したがって、残存するゲート側のｎ
^- 領域４ａの厚さはたかだか数ｎｍであり、イオン注入
後のドーパント活性化熱処理時における拡散によって、
ｎ⁺ 領域６ａに覆われてしまうことになり、問題となら
ない。

【００３３】さらに、ゲート絶縁膜保護膜９を除去しな
いで、ソース、ドレイン部を形成することも可能であ
る。図９（ｇ）［＝図１２（ｇ）］までの工程を経た
後、ソース側のｎ⁺ 領域６ａを形成してから［図１２
（ｈ）］、フッ酸溶液処理によってマスク膜８を除去
［図１２（ｉ）］し、その後ゲート絶縁膜保護膜９を残
したまま、ゲート電極３の側壁となるシリコン酸化膜５
を堆積して［図１２（ｊ）］、異方性エッチングを行っ
てから［図１２（ｋ）］、ひ素注入を行うことでドレイ
ン側のｎ⁺ 領域６ｂを形成する［図１２（ｌ）］。この
ときも上述の場合と同様に、ゲート側のｎ^- 領域４ａが
ゲート絶縁膜保護膜９の厚さだけ存在し、またドレイン
側のｎ^- 領域４ｂがゲート絶縁膜保護膜９の厚さだけ幅
が広がるが、その効果は熱処理時の拡散に比べて小さい
ので、問題とならない。

【００３４】このように形成された構造は、そのままの
形で用いるほかに、ゲート電極３とソースおよびドレイ
ンとの間の容量を低減する手法としてのゲート電極側壁
を空隙とするための過程として使用することも可能であ
る。図１２（ｌ）［図１３（ｌ）］までの工程を経た
後、燐酸溶液処理によって、ゲート電極３上部と側壁部
にあるゲート絶縁膜保護膜９を除去し［図１３
（ｍ）］、その後にＬＰＣＶＤ法などによって数十ｎｍ
のシリコン酸化膜を堆積する。このときゲート電極３の
側壁部の空隙が狭いため、入り口付近で詰まったかたち
で基板側に空隙を残したまま表面が覆われた形となる
［図１３（ｎ）］。この構造を用いてゲート電極３の側
方にソース、ドレイン電極を形成した際に、ゲート電極
３側部の空隙の存在によって、ゲートとソース及びドレ
インとの間の容量を低減してトランジスタの高性能化を
測ることが可能である。

【００３５】また、本実施例中では、ゲート絶縁膜に熱
酸化膜、ゲート電極にポリシリコンを用いた例について
述べたが、ゲート絶縁膜の材質はシリコン酸化膜に限ら
ず、シリコン窒化膜や、シリコン窒化酸化膜、酸化タン
タル膜など、他の絶縁物を使用してもよい。その形成方
法に関しても、熱窒化やＬＰＣＶＤ法など、トランジス
タ動作に十分な薄さを制御できる形成方法であれば熱酸
化に限らず使用可能である。ゲート電極の材質はポリシ
リコンに限らず、また一層で構成されている必要もな
い。例えばポリシリコン上にタングステンやチタンなど
の金属とのシリサイド層を有するものなども使用可能で
ある。さらに、マスク膜の材質は、イオン注入時のマス
クとなりうるもので、かつエッチングにおける、ゲート
電極および下地との選択比が十分なものであれば、シリ
コン系化合物以外の無機物、有機物、金属などでも構わ
ない。ゲート絶縁膜保護膜に関しても同様に、ゲート電
極および下地、マスク膜との選択比が良好なものであれ
ばよい。ただし、導体をマスク膜またはゲート絶縁膜保
護膜として用いる場合には、最終的な構造を形成する前
に除去しておく必要がある。

【００３６】

【発明の効果】以上説明したように、本発明による半導
体装置製造方法によれば、低濃度領域をドレイン側にの
み形成しソース側には形成しない非対称なＬＤＤ構造
を、実用的なパターニング誤差の範囲内で容易に形成す
ることができ、ドレイン端部における高電界発生を抑制
してホットキャリアによる劣化を抑制するととともに、
ソース側の寄生抵抗を低減して高い電流駆動能力を持つ
ＭＯＳ型トランジスタを量産的に製造することが可能で
ある。

【図面の簡単な説明】

【図１】一般的な対称型ＬＤＤ構造ＭＯＳトランジスタ
の製造工程を示す模式図である。

【図２】従来の非対称型ＬＤＤ構造ＭＯＳトランジスタ
の製造工程を示す模式図である。

【図３】従来の非対称型ＬＤＤ構造ＭＯＳトランジスタ
の製造方法におけるパターニングの位置合わせ精度の制
約条件を表す模式図である。

【図４】本発明による非対称型ＬＤＤ構造ＭＯＳトラン
ジスタの製造方法におけるパターニングの位置合わせ精
度の制約条件を表す模式図である。

【図５】本発明による非対称型ＬＤＤ構造ＭＯＳトラン
ジスタの製造方法において、ゲート電極の高さがマスク
膜の厚さよりも小さい場合のパターニングの位置合わせ
精度の制約条件を表す模式図である。

【図６】本発明の一実施例である非対称型ＬＤＤ構造を
持つｎ型ＭＯＳトランジスタの製造工程前半の模式図で
ある。

【図７】本発明の一実施例である非対称型ＬＤＤ構造を
持つｎ型ＭＯＳトランジスタの製造工程後半の模式図で
ある。

【図８】本発明の一実施例である非対称型ＬＤＤ構造を
持つｎ型ＭＯＳトランジスタの製造工程後半の模式図で
ある。

【図９】本発明の一実施例である非対称型ＬＤＤ構造を
持つｎ型ＭＯＳトランジスタの製造工程前半の模式図で
ある。

【図１０】本発明の一実施例である非対称型ＬＤＤ構造
を持つｎ型ＭＯＳトランジスタの製造工程後半の模式図
である。

【図１１】本発明の一実施例である非対称型ＬＤＤ構造
を持つｎ型ＭＯＳトランジスタの製造工程後半の模式図
である。

【図１２】本発明の一実施例である非対称型ＬＤＤ構造
を持つｎ型ＭＯＳトランジスタの製造工程後半の模式図
である。

【図１３】本発明の一実施例である非対称型ＬＤＤ構造
を持つｎ型ＭＯＳトランジスタの製造工程後半の模式図
である。

Claims

(57)【特許請求の範囲】

【請求項１】ソース、ドレインのうち、片方の領域に
のみイオン注入のためのマスクを形成して、ゲート電極
を境界とする非対象な構造を持つＭＯＳ型トランジスタ
の製造過程において、イオン注入時にマスクとなる層を
あらかじめ形成した後、その層上にパターニングを行う
層を形成する工程と、パターニングを行った後に、前記
パターニングを施された層を利用してマスクとなる層の
加工を等方的なエッチング手段により行う工程を含むこ
とを特徴とする、半導体装置の製造方法。
【請求項２】さらに、前記マスクとなる層を形成する
前に、前記マスクとなる層と異なる物質からなる、ゲー
ト絶縁膜保護層を形成しておく工程を含むことを特徴と
する請求項１に記載の半導体装置の製造方法。
【請求項３】前記マスクとなる層が、シリコン酸化
膜、またはシリコン窒化膜、またはシリコン窒化酸化
膜、または有機物の膜で構成される層であることを特徴
とする請求項１または２に記載の半導体装置の製造方
法。
【請求項４】前記ゲート絶縁膜保護層が、シリコン窒
化膜で構成される層であることを特徴とする請求項２に
記載の半導体装置の製造方法。
【請求項５】請求項１乃至４のいずれか１項に記載の
方法により製造されてなることを特徴とする半導体装
置。