JP2923772B2 - 薄膜トランジスタの製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジタ
（Thin Film Transistor：TFT ）の製造方法に関し、詳
しくは、オン/ オフ（ON/OFF）電流比（current ratio
）を増大し得る薄膜トランジスタの製造方法に関する
ものである。
（Thin Film Transistor：TFT ）の製造方法に関し、詳
しくは、オン/ オフ（ON/OFF）電流比（current ratio
）を増大し得る薄膜トランジスタの製造方法に関する
ものである。
【０００２】
【従来の技術】従来のトップゲート（Top gate）型多結
晶性シリコン（Polycrystalline − silicon）薄膜トラ
ンジスタの製造方法においては、図６に示したように、
先ず、基板11上に絶縁層の第1 酸化膜12を形成し、該第
1 酸化膜12上に化学的気相蒸着CVD法を施してポリシリ
コン層13を形成した後、該ポリシリコン層13上に再び絶
縁層の第2 酸化膜4 を形成する。
晶性シリコン（Polycrystalline − silicon）薄膜トラ
ンジスタの製造方法においては、図６に示したように、
先ず、基板11上に絶縁層の第1 酸化膜12を形成し、該第
1 酸化膜12上に化学的気相蒸着CVD法を施してポリシリ
コン層13を形成した後、該ポリシリコン層13上に再び絶
縁層の第2 酸化膜4 を形成する。
【０００３】次いで、マスク（図示されず）を用いてソ
ース/ ドレインの形成される部位に前記ポリシリコン層
13の表面所定部位が露出されるように前記第2 酸化膜14
を選択的食刻し、該第2 酸化膜14上にゲート電極15を形
成した後、表面所定部位の露出されたポリシリコン層13
内にホウ素B 又は燐P イオンの不純物を注入してソース
/ ドレイン領域16、17を夫々形成する。次いで、前記ソ
ース/ ドレイン領域16、17に夫々電気的に接続されるソ
ース/ ドレイン18、19を形成して従来の薄膜トランジス
タの製造を終了していた。
ース/ ドレインの形成される部位に前記ポリシリコン層
13の表面所定部位が露出されるように前記第2 酸化膜14
を選択的食刻し、該第2 酸化膜14上にゲート電極15を形
成した後、表面所定部位の露出されたポリシリコン層13
内にホウ素B 又は燐P イオンの不純物を注入してソース
/ ドレイン領域16、17を夫々形成する。次いで、前記ソ
ース/ ドレイン領域16、17に夫々電気的に接続されるソ
ース/ ドレイン18、19を形成して従来の薄膜トランジス
タの製造を終了していた。
【０００４】そして、このような従来の薄膜トランジス
タの動作においては、前記ゲート電極15にしきい電圧
（Treshold Voltage）よりも高い電圧が印加した状態で
ドレイン電極17の電圧がソース電極16の電圧よりも高く
なると、電子がソース領域16からチャンネル領域を経て
ドレイン領域17に流入し、駆動電流が流れるようになっ
ていた。
タの動作においては、前記ゲート電極15にしきい電圧
（Treshold Voltage）よりも高い電圧が印加した状態で
ドレイン電極17の電圧がソース電極16の電圧よりも高く
なると、電子がソース領域16からチャンネル領域を経て
ドレイン領域17に流入し、駆動電流が流れるようになっ
ていた。
【０００５】且つ、ゲートに電圧が印加してチャンネル
が形成されると、ポリシリコン内部の結晶粒界（Grain
boundary）で形成された電位障壁によりキャリヤー（Ca
rrier ）の移動度が低下するため、ターンオン時に、前
記電位障壁により駆動電流が減少し、ドレイン電流のオ
ン/ オフ電流比を減少させる漏洩電流が発生する憂いが
あった。
が形成されると、ポリシリコン内部の結晶粒界（Grain
boundary）で形成された電位障壁によりキャリヤー（Ca
rrier ）の移動度が低下するため、ターンオン時に、前
記電位障壁により駆動電流が減少し、ドレイン電流のオ
ン/ オフ電流比を減少させる漏洩電流が発生する憂いが
あった。
【０００６】そこで、オフセット（Offset）領域を備え
て漏洩電流を減少させ、オン/ オフ電流比を増大させる
薄膜トランジスタが、文献（IEEE Electron Device Let
tersVOL 9. No1 、January 1988）（題目；Characteris
tics of offset struture polycrystaline silicon...
）に提示されていた。このような従来の薄膜トランジ
スタの製造方法においては、図７に示したように、先
ず、基板21上にLPCVD （Lower −pressure chmical vap
or deposition ）法を施して、ポリシリコン膜22を蒸着
し、オフセット領域23a 、23b を夫々形成して、それら
オフセット領域23a 、23b 内に低濃度のP イオンを夫々
注入し、その後、高濃度の燐P イオンをソース/ ドレイ
ン領域24a 、24b 内に夫々注入する。
て漏洩電流を減少させ、オン/ オフ電流比を増大させる
薄膜トランジスタが、文献（IEEE Electron Device Let
tersVOL 9. No1 、January 1988）（題目；Characteris
tics of offset struture polycrystaline silicon...
）に提示されていた。このような従来の薄膜トランジ
スタの製造方法においては、図７に示したように、先
ず、基板21上にLPCVD （Lower −pressure chmical vap
or deposition ）法を施して、ポリシリコン膜22を蒸着
し、オフセット領域23a 、23b を夫々形成して、それら
オフセット領域23a 、23b 内に低濃度のP イオンを夫々
注入し、その後、高濃度の燐P イオンをソース/ ドレイ
ン領域24a 、24b 内に夫々注入する。
【０００７】次いで、それら該注入された不純物を活性
化するため、約900 ℃下で熱処理を行い、前記ポリシリ
コン膜22上にSiN のゲート絶縁膜25を蒸着し、その後、
該ゲート絶縁膜25にコンタクトホールを形成し、該コン
タクトホール上にアルミニウム層を蒸着して食刻し、ゲ
ート電極26、ソース電極27及びドレイン電極 28 を夫々
形成していた。このとき、オフセットの長さのLsは、3
μm 〜7 μm に形成される。
化するため、約900 ℃下で熱処理を行い、前記ポリシリ
コン膜22上にSiN のゲート絶縁膜25を蒸着し、その後、
該ゲート絶縁膜25にコンタクトホールを形成し、該コン
タクトホール上にアルミニウム層を蒸着して食刻し、ゲ
ート電極26、ソース電極27及びドレイン電極 28 を夫々
形成していた。このとき、オフセットの長さのLsは、3
μm 〜7 μm に形成される。
【０００８】しかし、このような薄膜トランジスタは、
前記オフセット領域23a 、23b によりオン/ オフ電流比
は、従来の多結晶性薄膜トランジスタよりも増加する
が、ソース領域24a 側のオフセット領域23a によりオン
時の電流が減少するため、該ソース領域24a 側のオフセ
ット領域23a を省いたトランジスタが近来提案されてい
る。
前記オフセット領域23a 、23b によりオン/ オフ電流比
は、従来の多結晶性薄膜トランジスタよりも増加する
が、ソース領域24a 側のオフセット領域23a によりオン
時の電流が減少するため、該ソース領域24a 側のオフセ
ット領域23a を省いたトランジスタが近来提案されてい
る。
【０００９】
【発明が解決しようとする課題】然るに、このような従
来の薄膜トランジスタにおいては、ソース/ ドレイン領
域及びオフセット領域をマスクを用いて形成すると、自
己整合（self align）が行われないため、製造工程が煩
雑になり、イオン注入を施してオフセット領域を形成す
ると、正確な長さのオフセット領域を形成することが困
難であるという不都合な点があった。
来の薄膜トランジスタにおいては、ソース/ ドレイン領
域及びオフセット領域をマスクを用いて形成すると、自
己整合（self align）が行われないため、製造工程が煩
雑になり、イオン注入を施してオフセット領域を形成す
ると、正確な長さのオフセット領域を形成することが困
難であるという不都合な点があった。
【００１０】そこで、本発明の目的は、オン/ オフ電流
比を増加させ、オフセット領域及びソース／ドレイン領
域を自己整合により簡単に形成し得る薄膜トランジスタ
の製造方法提供しようとするものである。
比を増加させ、オフセット領域及びソース／ドレイン領
域を自己整合により簡単に形成し得る薄膜トランジスタ
の製造方法提供しようとするものである。
【００１１】
【課題を解決するための手段】このような目的を達成す
るため請求項１に係る発明の薄膜トランジスタの製造方
法においては、基板40上に活性層41を形成する工程と、
該活性層41上に層間膜42a を形成する工程と、該層間膜
42a 及び活性層41上にゲート絶縁膜43a を形成する工程
と、前記層間膜42a 及び該層間膜42a に隣接した前記活
性層41上の前記ゲート絶縁膜43a 上にゲート電極44a を
形成する工程と、該ゲート電極44a 両側の前記活性層41
内にソース領域41a 及びドレイン領域41b を形成する工
程と、を行うようになっている。
るため請求項１に係る発明の薄膜トランジスタの製造方
法においては、基板40上に活性層41を形成する工程と、
該活性層41上に層間膜42a を形成する工程と、該層間膜
42a 及び活性層41上にゲート絶縁膜43a を形成する工程
と、前記層間膜42a 及び該層間膜42a に隣接した前記活
性層41上の前記ゲート絶縁膜43a 上にゲート電極44a を
形成する工程と、該ゲート電極44a 両側の前記活性層41
内にソース領域41a 及びドレイン領域41b を形成する工
程と、を行うようになっている。
【００１２】この場合、前記層間膜42a 、前記ゲート絶
縁膜43a 及び前記ゲート電極44a を形成する工程は、前
記活性層41上に第1 絶縁膜42を形成する工程と、該第1
絶縁膜42の上面中央にリセス部60（recess portion）を
形成する工程と、該リセス部60を包含する前記第1 絶縁
膜42及び前記活性層41上に第2 絶縁膜43を形成する工程
と、該第2 絶縁膜43上に電導層44を形成する工程と、前
記リセス部60の一部を包含する前記電導層44上に感光膜
パターン55を形成する工程と、該感光膜パターン55をマ
スクとして前記第1 絶縁膜42、第2 絶縁膜43及び前記電
導層44を食刻する工程と、を順次行うようになってい
る。
縁膜43a 及び前記ゲート電極44a を形成する工程は、前
記活性層41上に第1 絶縁膜42を形成する工程と、該第1
絶縁膜42の上面中央にリセス部60（recess portion）を
形成する工程と、該リセス部60を包含する前記第1 絶縁
膜42及び前記活性層41上に第2 絶縁膜43を形成する工程
と、該第2 絶縁膜43上に電導層44を形成する工程と、前
記リセス部60の一部を包含する前記電導層44上に感光膜
パターン55を形成する工程と、該感光膜パターン55をマ
スクとして前記第1 絶縁膜42、第2 絶縁膜43及び前記電
導層44を食刻する工程と、を順次行うようになってい
る。
【００１３】更に、請求項２に係る発明の薄膜トランジ
スタの製造方法において、前記リセス部（60）の形成工
程は、前記第1 絶縁膜（42）上に第 1感光膜パターン
（50）を形成する工程と、該第1 感光膜パターン（50）
をマスクとして前記第1 絶縁膜（42）を等方性食刻する
工程と、を順次行うようになっている。
スタの製造方法において、前記リセス部（60）の形成工
程は、前記第1 絶縁膜（42）上に第 1感光膜パターン
（50）を形成する工程と、該第1 感光膜パターン（50）
をマスクとして前記第1 絶縁膜（42）を等方性食刻する
工程と、を順次行うようになっている。
【００１４】
【００１５】
【発明の実施の形態】以下、本発明の実施の形態に対し
図面を用いて説明する。本発明に係る薄膜トランジスタ
の一実施形態においては、図1 に示したように、絶縁基
板又は半導体基板として絶縁物質の形成された基板30上
に、ポリシリコンの活性層31が形成されるが、該活性層
31は、ソース領域31a 、ドレイン領域31b 及びオフセッ
ト領域35を有したチャンネル領域31c から形成され、そ
れらソース領域31a 及びドレイン領域31b は該活性層31
内の両側に夫々形成され、それらソース領域31a とドレ
イン領域31b 間にチャンネル領域31c が形成されてそれ
らソース領域31a 及びドレイン領域31b が夫々分離され
ている。且つ、該活性層31内のチャンネル領域31c の上
面所定部位には酸化膜又は窒化膜の層間膜32が形成され
ているが、該層間膜32は、前記チャンネル領域31c の上
面所定部位から前記ドレイン領域31b 側に近接する程、
厚さが漸次増大して傾斜面を有した後、前記ドレイン領
域31b に隣接する位置では平坦に維持されるように形成
されている。
図面を用いて説明する。本発明に係る薄膜トランジスタ
の一実施形態においては、図1 に示したように、絶縁基
板又は半導体基板として絶縁物質の形成された基板30上
に、ポリシリコンの活性層31が形成されるが、該活性層
31は、ソース領域31a 、ドレイン領域31b 及びオフセッ
ト領域35を有したチャンネル領域31c から形成され、そ
れらソース領域31a 及びドレイン領域31b は該活性層31
内の両側に夫々形成され、それらソース領域31a とドレ
イン領域31b 間にチャンネル領域31c が形成されてそれ
らソース領域31a 及びドレイン領域31b が夫々分離され
ている。且つ、該活性層31内のチャンネル領域31c の上
面所定部位には酸化膜又は窒化膜の層間膜32が形成され
ているが、該層間膜32は、前記チャンネル領域31c の上
面所定部位から前記ドレイン領域31b 側に近接する程、
厚さが漸次増大して傾斜面を有した後、前記ドレイン領
域31b に隣接する位置では平坦に維持されるように形成
されている。
【００１６】前記チャンネル領域31c の上面及び層間膜
32の上面に酸化膜又は窒化膜のゲート絶縁層33が形成さ
れ、該ゲート絶縁層33の上面にはドーピングされたポリ
シリコン層のゲート電極34が形成され、前記層間膜32の
下方のチャンネル領域31c には、該層間膜32によりオフ
セット領域35が形成されている。ここで、前記層間膜32
によりしきい電圧は、若干高くなるがチャンネル領域31
c 内にオフセット領域35が形成されているため、オフ
（OFF ）電流が急激に減少してドレイン電流のオン/ オ
フ電流比が増加される。
32の上面に酸化膜又は窒化膜のゲート絶縁層33が形成さ
れ、該ゲート絶縁層33の上面にはドーピングされたポリ
シリコン層のゲート電極34が形成され、前記層間膜32の
下方のチャンネル領域31c には、該層間膜32によりオフ
セット領域35が形成されている。ここで、前記層間膜32
によりしきい電圧は、若干高くなるがチャンネル領域31
c 内にオフセット領域35が形成されているため、オフ
（OFF ）電流が急激に減少してドレイン電流のオン/ オ
フ電流比が増加される。
【００１７】且つ、前記層間膜32の傾斜面は、ソース領
域31a からドレイン領域31b 向きに、一様に傾斜して厚
さを増大させることもできるし、段状に屈曲された傾斜
面を有するように形成することもできる。以下、このよ
うに形成された本発明に係る薄膜トランジスタの製造方
法の一実施形態を図面を用いて説明する。
域31a からドレイン領域31b 向きに、一様に傾斜して厚
さを増大させることもできるし、段状に屈曲された傾斜
面を有するように形成することもできる。以下、このよ
うに形成された本発明に係る薄膜トランジスタの製造方
法の一実施形態を図面を用いて説明する。
【００１８】先ず、図2 （Ａ）に示したように、絶縁物
質の形成された絶縁基板又は半導体基板40上にポリシリ
コン膜の活性層41を形成し、図2 （Ｂ）に示したよう
に、前記活性層41の上面に第1 絶縁膜42を蒸着して形成
する。このとき、第1 絶縁膜42 は、酸化膜又は窒化膜
中、何れ一つを用いて形成する。次いで、図３（Ａ）に
示したように、前記第1 絶縁膜42の上面に通常のフォト
レジストを施して第1 感光膜パターン50を形成し、図３
（Ｂ）に示したように、該第1 感光膜パターン50をマス
クとして前記第1 絶縁膜42を前記活性層41の表面が露出
されるまで食刻する。このとき、第1 絶縁膜42は、例え
ば、非等方性湿式食刻法を施して該第1 絶縁膜42に通常
の非等方性湿式食刻のプロファイルを有したリセス部60
を形成する。
質の形成された絶縁基板又は半導体基板40上にポリシリ
コン膜の活性層41を形成し、図2 （Ｂ）に示したよう
に、前記活性層41の上面に第1 絶縁膜42を蒸着して形成
する。このとき、第1 絶縁膜42 は、酸化膜又は窒化膜
中、何れ一つを用いて形成する。次いで、図３（Ａ）に
示したように、前記第1 絶縁膜42の上面に通常のフォト
レジストを施して第1 感光膜パターン50を形成し、図３
（Ｂ）に示したように、該第1 感光膜パターン50をマス
クとして前記第1 絶縁膜42を前記活性層41の表面が露出
されるまで食刻する。このとき、第1 絶縁膜42は、例え
ば、非等方性湿式食刻法を施して該第1 絶縁膜42に通常
の非等方性湿式食刻のプロファイルを有したリセス部60
を形成する。
【００１９】次いで、図４（Ａ）に示したように、前記
第1 感光膜パターン50を除去した後、前記露出された活
性層41の上面を包含する前記第1 絶縁膜42の上面に酸化
膜又は窒化膜の第2 絶縁膜43を蒸着して形成し、図４
（Ｂ）に示したように、前記第2 絶縁膜43の上面にドー
ピングされたポリシリコン膜の電導層44を形成する。次
いで、図５（Ａ）に示したように、前記ドーピングした
ポリシリコン膜 44の上面に通常のフォトレジストを施
して第2 感光膜パターン55を形成するが、該第2 感光膜
パターン55は、前記第1 絶縁膜42の形成されていない部
位（即ち、前記第1 絶縁膜42を食刻して露出されたポリ
シリコン膜41の上部）上の前記ポリシリコン膜44の上面
所定部位（該所定部位は、次の工程で形成されるゲート
電極44a の長さに該当する）まで形成する。
第1 感光膜パターン50を除去した後、前記露出された活
性層41の上面を包含する前記第1 絶縁膜42の上面に酸化
膜又は窒化膜の第2 絶縁膜43を蒸着して形成し、図４
（Ｂ）に示したように、前記第2 絶縁膜43の上面にドー
ピングされたポリシリコン膜の電導層44を形成する。次
いで、図５（Ａ）に示したように、前記ドーピングした
ポリシリコン膜 44の上面に通常のフォトレジストを施
して第2 感光膜パターン55を形成するが、該第2 感光膜
パターン55は、前記第1 絶縁膜42の形成されていない部
位（即ち、前記第1 絶縁膜42を食刻して露出されたポリ
シリコン膜41の上部）上の前記ポリシリコン膜44の上面
所定部位（該所定部位は、次の工程で形成されるゲート
電極44a の長さに該当する）まで形成する。
【００２０】次いで、図５（Ｂ）に示したように、前記
第2 感光膜パターン55をマスクとして前記ドーピングさ
れたポリシリコン膜44、第2 絶縁膜43及び第1 絶縁膜42
を前記活性層41の上面が露出されるまで食刻し、除去し
て、ドーピングされたポリシリコンのゲート電極44a 、
酸化膜又は窒化膜のゲート絶縁膜43a 及び酸化膜の層間
膜42a を形成する。このとき、前記ゲート電極44a が形
成されると同時に前記層間膜42a も自己整合により形成
される。
第2 感光膜パターン55をマスクとして前記ドーピングさ
れたポリシリコン膜44、第2 絶縁膜43及び第1 絶縁膜42
を前記活性層41の上面が露出されるまで食刻し、除去し
て、ドーピングされたポリシリコンのゲート電極44a 、
酸化膜又は窒化膜のゲート絶縁膜43a 及び酸化膜の層間
膜42a を形成する。このとき、前記ゲート電極44a が形
成されると同時に前記層間膜42a も自己整合により形成
される。
【００２１】次いで、図５（Ｃ）に示したように、前記
第2 感光膜パターン55を除去した後、前記ゲート電極44
a をマスクとして前記活性層41内にホウ素B 又は燐P イ
オンを注入して、該ゲート電極44a の両側の前記活性層
41内にソース領域41a 及びドレイン領域41b を形成して
本発明に係る薄膜トランジスタの製造を終了する。この
とき、前記ソース領域41a とドレイン領域41b 間にはチ
ャンネル領域41cが形成され、該全てのチャンネル領域4
1c 中、前記層間膜42a の下方のチャンネル領域部位は
オフセット領域45に形成される。
第2 感光膜パターン55を除去した後、前記ゲート電極44
a をマスクとして前記活性層41内にホウ素B 又は燐P イ
オンを注入して、該ゲート電極44a の両側の前記活性層
41内にソース領域41a 及びドレイン領域41b を形成して
本発明に係る薄膜トランジスタの製造を終了する。この
とき、前記ソース領域41a とドレイン領域41b 間にはチ
ャンネル領域41cが形成され、該全てのチャンネル領域4
1c 中、前記層間膜42a の下方のチャンネル領域部位は
オフセット領域45に形成される。
【００２２】
【発明の効果】以上説明したように本発明に係る請求項
１においては、層間膜に隣接した活性層のチャンネル領
域内にオフセット領域が自己整合により形成されるた
め、オン/ オフ電流比を増加して素子の信頼性を向上し
得るという効果があり、しかも、活性層内のオフセット
領域を形成する層間膜、ゲート絶縁膜及びゲート電極を
感光膜パターンをマスクとして同時に形成するため、製
造工程中の各マスク製造工程を省いて工程の簡便化を図
り得るという効果がある。
１においては、層間膜に隣接した活性層のチャンネル領
域内にオフセット領域が自己整合により形成されるた
め、オン/ オフ電流比を増加して素子の信頼性を向上し
得るという効果があり、しかも、活性層内のオフセット
領域を形成する層間膜、ゲート絶縁膜及びゲート電極を
感光膜パターンをマスクとして同時に形成するため、製
造工程中の各マスク製造工程を省いて工程の簡便化を図
り得るという効果がある。
【００２３】更に、本発明に係る請求項２においては、
第1 絶縁膜上に感光膜パターンを形成し、該第1 絶縁膜
を等方性食刻して、前記層間膜の上面を傾斜させるた
め、ゲート絶縁膜及びゲート電極の段差を容易に穏やか
に形成し得るという効果がある。
第1 絶縁膜上に感光膜パターンを形成し、該第1 絶縁膜
を等方性食刻して、前記層間膜の上面を傾斜させるた
め、ゲート絶縁膜及びゲート電極の段差を容易に穏やか
に形成し得るという効果がある。
【図１】 本発明に係る薄膜トランジスタの構造の一実
施形態を示した縦断面図である。
施形態を示した縦断面図である。
【図２】 （Ａ）、（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の一実施形態を示した工程の縦断面図で
ある。
スタの製造方法の一実施形態を示した工程の縦断面図で
ある。
【図３】 （Ａ）、（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の一実施形態を示した工程の縦断面図で
ある。
スタの製造方法の一実施形態を示した工程の縦断面図で
ある。
【図４】 （Ａ）、（Ｂ）は本発明に係る薄膜トランジ
スタの製造方法の一実施形態を示した工程の縦断面図で
ある。
スタの製造方法の一実施形態を示した工程の縦断面図で
ある。
【図５】 （Ａ）、（Ｂ）、（Ｃ）は本発明に係る薄膜
トランジスタの製造方法の一実施形態を示した工程の縦
断面図である。
トランジスタの製造方法の一実施形態を示した工程の縦
断面図である。
【図６】 従来の薄膜トランジスタ構造の一例を示した
縦断面図である。
縦断面図である。
【図７】 従来の薄膜トランジスタ構造の他の例を示し
た縦断面図である。
た縦断面図である。
３０、４０：基板 ３１、４１：活性層 ３１ａ、４１ａ：ソース領域 ３１ｂ、４１ｂ：ドレイン領域 ３１ｃ、４１ｃ：チャンネル領域 ３２、４２ａ：層間膜 ３３、４３ａ：ゲート絶縁膜 ３４、４４ａ：ゲート電極 ３５、４５：オフセット領域 ４２：第１絶縁膜 ４３：第２絶縁膜 ４４：ポリシリコン膜（電導層） ５０：第１感光膜パターン ５５：第２感光膜パターン ６０：リセス部（Recess portion）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (2)
- 【請求項１】 基板（40）上に活性層（41）を形成する工
程と、 該活性層（41）上に層間膜（42a ）を形成する工程と、 該層間膜（42a ）及び前記活性層（41）上にゲート絶縁
膜（43a ）を形成する工程と、 前記層間膜（42a ）及び該層間膜（42a ）に隣接した前
記活性層（41）上の前記ゲート絶縁膜（43a ）上にゲー
ト電極（44a ）を形成する工程と、 該ゲート電極（44a ）両側の前記活性層（41）内にソー
ス領域（41a ）及びドレイン領域（41b ）を形成する工
程と、 を行う薄膜トランジスタの製造方法であって、 前記層間膜（42a ）、前記ゲート絶縁膜（43a ）及び前
記ゲート電極（44a ）を形成する工程は、前記活性層
（41）上に第1 絶縁膜（42）を形成する工程と、該第1
絶縁膜（42）の上面中央にリセス部（Recess portion）
（60）を形成する工程と、該リセス部（60）を包含する
前記第1 絶縁膜（42）及び前記活性層（41 ）上に第 2絶
縁膜（43）を形成する工程と、該第2 絶縁膜（43）上に
電導層（44）を形成する工程と、前記リセス部（60）の
一部を包含する前記電導層（44）上に第2 感光膜パター
ン（55）を形成する工程と、該第2 感光膜パターン（5
5）をマスクとして前記第1 絶縁膜（42）、第2 絶縁膜
（43）及び前記電導層（44）を食刻する工程と、を順次
行うことを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記リセス部（60）の形成工程は、前記第
1 絶縁膜（42）上に第 1感光膜パターン（50）を形成す
る工程と、該第1 感光膜パターン（50）をマスクとして
前記第1 絶縁膜（42）を等方性食刻する工程と、を順次
行うことを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR22812/1997 | 1997-06-03 | ||
| KR1019970022812A KR100253261B1 (ko) | 1997-06-03 | 1997-06-03 | 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10341023A JPH10341023A (ja) | 1998-12-22 |
| JP2923772B2 true JP2923772B2 (ja) | 1999-07-26 |
Family
ID=19508400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061274A Expired - Fee Related JP2923772B2 (ja) | 1997-06-03 | 1998-03-12 | 薄膜トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6023087A (ja) |
| JP (1) | JP2923772B2 (ja) |
| KR (1) | KR100253261B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314065A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| US20070252148A1 (en) * | 2006-04-28 | 2007-11-01 | Innolux Display Corp. | Thin film transistor substrate and method for manufacturing same |
| CN110518073B (zh) * | 2019-08-29 | 2023-05-26 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法、显示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69223009T2 (de) * | 1991-08-02 | 1998-04-02 | Canon Kk | Flüssigkristall-Anzeigeeinheit |
| EP0689085B1 (en) * | 1994-06-20 | 2003-01-29 | Canon Kabushiki Kaisha | Display device and manufacture method for the same |
| JP3184771B2 (ja) * | 1995-09-14 | 2001-07-09 | キヤノン株式会社 | アクティブマトリックス液晶表示装置 |
| KR100268930B1 (ko) * | 1996-11-12 | 2000-10-16 | 김영환 | 박막트랜지스터의 구조 및 그 제조방법 |
| KR100244467B1 (ko) * | 1997-05-07 | 2000-02-01 | 김영환 | 박막트랜지스터 및 그 제조방법 |
-
1997
- 1997-06-03 KR KR1019970022812A patent/KR100253261B1/ko not_active IP Right Cessation
-
1998
- 1998-02-23 US US09/027,899 patent/US6023087A/en not_active Expired - Lifetime
- 1998-03-12 JP JP10061274A patent/JP2923772B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-18 US US09/442,487 patent/US6100122A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100253261B1 (ko) | 2000-04-15 |
| US6023087A (en) | 2000-02-08 |
| JPH10341023A (ja) | 1998-12-22 |
| US6100122A (en) | 2000-08-08 |
| KR19990000113A (ko) | 1999-01-15 |
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