JP3383244B2 - 半導体トランジスタ及びその製造方法 - Google Patents
半導体トランジスタ及びその製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体トランジス
タ及びその製造方法に関し、より詳細には、トレンチ素
子分離を有する半導体トランジスタ及びその製造方法に
関する。
タ及びその製造方法に関し、より詳細には、トレンチ素
子分離を有する半導体トランジスタ及びその製造方法に
関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来か
ら、図１０（ａ）及び図１０（ｂ）に示したように、半
導体基板３０に素子分離のためにトレンチ素子分離領域
３１が形成され、これらのトレンチ素子分離領域３１間
にＭＯＳ型電界効果トランジスタが形成されてなる半導
体装置が提案されている。このようなトランジスタで
は、通常、ゲート電極３２が、トレンチ素子分離領域３
１によって規定された素子形成領域３３上からトレンチ
素子分離領域３１上にまたがって形成されている（図１
０（ａ）及び図１０（ｂ）中、２Ｃ及び２Ｄ）。しか
し、このような半導体装置におけるトレンチ素子分離領
域３１の表面は、例えば、絶縁膜の形成、エッチバック
等のプロセス中のばらつき等によって、図１０（ａ）に
示すように素子形成領域３３表面に対して低くなった
り、図１０（ｂ）に示すように素子形成領域３３表面に
対して高くなったりする。
ら、図１０（ａ）及び図１０（ｂ）に示したように、半
導体基板３０に素子分離のためにトレンチ素子分離領域
３１が形成され、これらのトレンチ素子分離領域３１間
にＭＯＳ型電界効果トランジスタが形成されてなる半導
体装置が提案されている。このようなトランジスタで
は、通常、ゲート電極３２が、トレンチ素子分離領域３
１によって規定された素子形成領域３３上からトレンチ
素子分離領域３１上にまたがって形成されている（図１
０（ａ）及び図１０（ｂ）中、２Ｃ及び２Ｄ）。しか
し、このような半導体装置におけるトレンチ素子分離領
域３１の表面は、例えば、絶縁膜の形成、エッチバック
等のプロセス中のばらつき等によって、図１０（ａ）に
示すように素子形成領域３３表面に対して低くなった
り、図１０（ｂ）に示すように素子形成領域３３表面に
対して高くなったりする。
【０００３】図１０（ａ）に示すように、素子形成領域
３３表面よりもトレンチ素子分離領域３１の表面が低く
なった場合、素子形成領域３３の側面にもゲート絶縁膜
３４が形成され（図１０（ａ）中、２Ａ）、その上にゲ
ート電極３２が形成されることとなるが、このような部
分は、結晶方位の変化、酸化中のストレス等によりゲー
ト絶縁膜３４が薄膜化し、素子の動作中に電界の集中に
よるストレス等を受けやすくなり、ゲート絶縁膜３４の
信頼性が悪くなる。
３３表面よりもトレンチ素子分離領域３１の表面が低く
なった場合、素子形成領域３３の側面にもゲート絶縁膜
３４が形成され（図１０（ａ）中、２Ａ）、その上にゲ
ート電極３２が形成されることとなるが、このような部
分は、結晶方位の変化、酸化中のストレス等によりゲー
ト絶縁膜３４が薄膜化し、素子の動作中に電界の集中に
よるストレス等を受けやすくなり、ゲート絶縁膜３４の
信頼性が悪くなる。
【０００４】また、図１０（ｂ）に示すように、素子形
成領域３３表面よりもトレンチ素子分離領域３１の表面
が高くなった場合でも、これらの表面の凹凸の影響を受
けて、ゲート電極３２の加工幅がばらつき、トランジス
タの特性に深刻な影響を与えるという問題がある。ま
た、特開平７−１４９１６号公報には、図１１に示した
ように、半導体基板４０に形成されたトレンチ素子分離
領域４１の端部から一定の間隔をおいてゲート電極４２
が形成され、ゲート電極４２とトレンチ素子分離領域４
１との間に絶縁膜４４が配置された半導体装置が提案さ
れている。しかし、ゲート電極４２上にはゲート電極配
線４３が接続されているために、デバイスの縮小化に伴
ってゲート電極４２が薄膜化されると、ゲート電極配線
４３の電界の影響により、ゲート電極４２とトレンチ素
子分離領域４１との間の領域（図１１（ａ）中、Ｅ）が
反転し、トランジスタが誤動作するという問題が発生す
る。
成領域３３表面よりもトレンチ素子分離領域３１の表面
が高くなった場合でも、これらの表面の凹凸の影響を受
けて、ゲート電極３２の加工幅がばらつき、トランジス
タの特性に深刻な影響を与えるという問題がある。ま
た、特開平７−１４９１６号公報には、図１１に示した
ように、半導体基板４０に形成されたトレンチ素子分離
領域４１の端部から一定の間隔をおいてゲート電極４２
が形成され、ゲート電極４２とトレンチ素子分離領域４
１との間に絶縁膜４４が配置された半導体装置が提案さ
れている。しかし、ゲート電極４２上にはゲート電極配
線４３が接続されているために、デバイスの縮小化に伴
ってゲート電極４２が薄膜化されると、ゲート電極配線
４３の電界の影響により、ゲート電極４２とトレンチ素
子分離領域４１との間の領域（図１１（ａ）中、Ｅ）が
反転し、トランジスタが誤動作するという問題が発生す
る。
【０００５】このような反転を防止するために、ゲート
電極４２とトレンチ素子分離領域４１との間の領域に、
例えば、不純物の導入によるチャネルストッパーを形成
する方法があるが、チャネルストッパーの不純物がゲー
ト電極４２下にも回り込むため、トランジスタのチャネ
ル幅が小さい領域ではしきい値電圧が高くなるいわゆる
狭チャネル効果が発生するという問題がある。さらに、
特開平９−２８３６１３号公報には、図１２（ａ）に示
したように、半導体基板５０上にゲート絶縁膜５１、第
１ゲート電極５２及び第２ゲート電極５３を形成した
後、これら第２ゲート電極５３、第1ゲート電極５２、
ゲート絶縁膜５１及び半導体基板５０を同じマスクパタ
ーンを用いて順次エッチングして、半導体基板５０にト
レンチ５５を形成し、トレンチ５５内部に埋め込み絶縁
膜５４を埋め込んで、ＣＭＰ法により表面を平坦化する
方法が記載されている。
電極４２とトレンチ素子分離領域４１との間の領域に、
例えば、不純物の導入によるチャネルストッパーを形成
する方法があるが、チャネルストッパーの不純物がゲー
ト電極４２下にも回り込むため、トランジスタのチャネ
ル幅が小さい領域ではしきい値電圧が高くなるいわゆる
狭チャネル効果が発生するという問題がある。さらに、
特開平９−２８３６１３号公報には、図１２（ａ）に示
したように、半導体基板５０上にゲート絶縁膜５１、第
１ゲート電極５２及び第２ゲート電極５３を形成した
後、これら第２ゲート電極５３、第1ゲート電極５２、
ゲート絶縁膜５１及び半導体基板５０を同じマスクパタ
ーンを用いて順次エッチングして、半導体基板５０にト
レンチ５５を形成し、トレンチ５５内部に埋め込み絶縁
膜５４を埋め込んで、ＣＭＰ法により表面を平坦化する
方法が記載されている。
【０００６】しかし、この方法ではトレンチ５５が形成
された半導体基板５０にダメージが生じるために、リー
ク電流が発生するという問題が生じる。この問題を防止
するために、通常、半導体基板５０にトレンチ５５を形
成した後、トレンチ５５内壁に酸化膜５６を形成する方
法が採用されている。しかし、このような構造でトレン
チ５５内壁を酸化すると、図１２（ｂ）に示したよう
に、トレンチ５５内壁のみならず、その上に形成されて
いるゲート絶縁膜５１等の側面も酸化され、ゲートバー
ズビークという領域（図１２（ｂ）中、Ｎ）が発生し、
狭チャネル効果が発生する原因となる。本発明は上記課
題に鑑みなされたものであり、ゲート電極加工精度の悪
化、ゲート絶縁膜の信頼性低下、しきい値電圧の低下に
よるトランジスタのリーク、狭チャネル効果の発生等を
防止することができる半導体トランジスタ及びその製造
方法を提供することを目的とする。
された半導体基板５０にダメージが生じるために、リー
ク電流が発生するという問題が生じる。この問題を防止
するために、通常、半導体基板５０にトレンチ５５を形
成した後、トレンチ５５内壁に酸化膜５６を形成する方
法が採用されている。しかし、このような構造でトレン
チ５５内壁を酸化すると、図１２（ｂ）に示したよう
に、トレンチ５５内壁のみならず、その上に形成されて
いるゲート絶縁膜５１等の側面も酸化され、ゲートバー
ズビークという領域（図１２（ｂ）中、Ｎ）が発生し、
狭チャネル効果が発生する原因となる。本発明は上記課
題に鑑みなされたものであり、ゲート電極加工精度の悪
化、ゲート絶縁膜の信頼性低下、しきい値電圧の低下に
よるトランジスタのリーク、狭チャネル効果の発生等を
防止することができる半導体トランジスタ及びその製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、トレン
チ素子分離領域間に形成された半導体トランジスタであ
って、ゲート電極がゲート絶縁膜を介して素子形成領域
上から前記トレンチ素子分離領域上にまたがって位置
し、前記ゲート電極／ゲート絶縁膜界面から素子形成領
域表面までの距離と前記界面からトレンチ素子分離領域
までの距離とが同じであり、前記ゲート電極上に、自己
整合的に形成されることにより前記素子形成領域上にお
いてゲート電極長と同じ長さのゲート電極配線が接続さ
れてなる半導体トランジスタが提供される。
チ素子分離領域間に形成された半導体トランジスタであ
って、ゲート電極がゲート絶縁膜を介して素子形成領域
上から前記トレンチ素子分離領域上にまたがって位置
し、前記ゲート電極／ゲート絶縁膜界面から素子形成領
域表面までの距離と前記界面からトレンチ素子分離領域
までの距離とが同じであり、前記ゲート電極上に、自己
整合的に形成されることにより前記素子形成領域上にお
いてゲート電極長と同じ長さのゲート電極配線が接続さ
れてなる半導体トランジスタが提供される。
【０００８】また、本発明によれば、（ｉ）半導体基板
上にゲート絶縁膜、第１導電膜、酸化膜及びトレンチ素
子分離領域形成用レジストパターンを形成し、(ii)該レ
ジストパターンをマスクとして用いて、前記酸化膜、第
１導電膜及びゲート絶縁膜をエッチングし、(iii)前記
トレンチ素子分離領域上方に存在する前記酸化膜、第１
導電膜及びゲート絶縁膜の側壁に酸化保護膜を形成し、
(iv)前記酸化膜及び酸化保護膜をマスクとして用いて、
半導体基板にトレンチを形成し、該トレンチ内壁を酸化
した後、前記酸化保護膜を除去し、(v)前記トレンチを
含む半導体基板上全面に絶縁膜を形成し、(vi)該絶縁膜
及び前記酸化膜を、第１導電膜が露出するまで除去し、
(vii)第１導電膜上に第２導電膜とゲート電極／ゲート
電極配線形成用レジストパターンとを形成し、(viii)該
レジストパターンをマスクとして用いて、前記第１導電
膜及び第２導電膜をパターニングしてゲート電極及びゲ
ート電極配線を自己整合的に形成することからなる上記
半導体トランジスタの製造方法が提供される。
上にゲート絶縁膜、第１導電膜、酸化膜及びトレンチ素
子分離領域形成用レジストパターンを形成し、(ii)該レ
ジストパターンをマスクとして用いて、前記酸化膜、第
１導電膜及びゲート絶縁膜をエッチングし、(iii)前記
トレンチ素子分離領域上方に存在する前記酸化膜、第１
導電膜及びゲート絶縁膜の側壁に酸化保護膜を形成し、
(iv)前記酸化膜及び酸化保護膜をマスクとして用いて、
半導体基板にトレンチを形成し、該トレンチ内壁を酸化
した後、前記酸化保護膜を除去し、(v)前記トレンチを
含む半導体基板上全面に絶縁膜を形成し、(vi)該絶縁膜
及び前記酸化膜を、第１導電膜が露出するまで除去し、
(vii)第１導電膜上に第２導電膜とゲート電極／ゲート
電極配線形成用レジストパターンとを形成し、(viii)該
レジストパターンをマスクとして用いて、前記第１導電
膜及び第２導電膜をパターニングしてゲート電極及びゲ
ート電極配線を自己整合的に形成することからなる上記
半導体トランジスタの製造方法が提供される。
【０００９】
【発明の実施の形態】本発明の半導体トランジスタは、
主として、トレンチ素子分離領域間に配置する素子形成
領域に形成され、ゲート絶縁膜、ゲート電極、ソース／
ドレイン領域及びゲート電極配線からなる。本発明にお
けるトレンチ素子分離領域は、主として、半導体基板に
形成されたトレンチ内壁に形成された酸化膜と、トレン
チ内に埋設された絶縁膜とから構成される。半導体基板
に形成されたトレンチの大きさ、深さは、得ようとする
半導体装置の特性に応じて適宜調整することができる。
トレンチの内壁に形成される酸化膜は、例えば、５〜５
０ｎｍ程度の膜厚が挙げられる。また、トレンチ内に埋
設される絶縁膜は、特に限定されるものではなく、例え
ば、ＨＤＰ膜、ＨＴＯ膜、プラズマ酸化膜等の酸化膜又
は窒化膜等により形成することができる。なお、絶縁膜
は、トレンチ内のみならず、後述するように、トレンチ
素子分離領域の上方に、ゲート電極表面と段差なく、面
一となるように形成されていることが好ましい。
主として、トレンチ素子分離領域間に配置する素子形成
領域に形成され、ゲート絶縁膜、ゲート電極、ソース／
ドレイン領域及びゲート電極配線からなる。本発明にお
けるトレンチ素子分離領域は、主として、半導体基板に
形成されたトレンチ内壁に形成された酸化膜と、トレン
チ内に埋設された絶縁膜とから構成される。半導体基板
に形成されたトレンチの大きさ、深さは、得ようとする
半導体装置の特性に応じて適宜調整することができる。
トレンチの内壁に形成される酸化膜は、例えば、５〜５
０ｎｍ程度の膜厚が挙げられる。また、トレンチ内に埋
設される絶縁膜は、特に限定されるものではなく、例え
ば、ＨＤＰ膜、ＨＴＯ膜、プラズマ酸化膜等の酸化膜又
は窒化膜等により形成することができる。なお、絶縁膜
は、トレンチ内のみならず、後述するように、トレンチ
素子分離領域の上方に、ゲート電極表面と段差なく、面
一となるように形成されていることが好ましい。
【００１０】ゲート電極は、ゲート絶縁膜を介して素子
形成領域上からトレンチ素子分離領域上にまたがって位
置している。ゲート電極は、素子形成領域上では、素子
形成領域を横断するように形成されており、トレンチ素
子分離領域上では、トレンチ内壁に形成される酸化膜の
膜厚に対応する長さよりも短い距離でオーバーラップす
るように配置している。ここで、ゲート絶縁膜として
は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁
膜が、２〜１０ｎｍ程度の膜厚で形成される。ゲート電
極としては、例えば、不純物がドーピングされたポリシ
リコン；アルミニウム、白金、金、銀、銅等の金属；タ
ンタル、チタン、タングステン等の高融点金属；シリサ
イド；ポリサイド等の導電膜により、５０〜２００ｎｍ
程度の膜厚で形成される。なかでも、ポリシリコンが好
ましい。なお、本発明においては、特に、ゲート絶縁膜
は、形成位置にかかわらず、その膜厚が均一であり、ゲ
ート電極／ゲート絶縁膜界面から素子形成領域表面まで
の距離と、上記界面からトレンチ素子分離領域までの距
離とが同じに形成されている。
形成領域上からトレンチ素子分離領域上にまたがって位
置している。ゲート電極は、素子形成領域上では、素子
形成領域を横断するように形成されており、トレンチ素
子分離領域上では、トレンチ内壁に形成される酸化膜の
膜厚に対応する長さよりも短い距離でオーバーラップす
るように配置している。ここで、ゲート絶縁膜として
は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁
膜が、２〜１０ｎｍ程度の膜厚で形成される。ゲート電
極としては、例えば、不純物がドーピングされたポリシ
リコン；アルミニウム、白金、金、銀、銅等の金属；タ
ンタル、チタン、タングステン等の高融点金属；シリサ
イド；ポリサイド等の導電膜により、５０〜２００ｎｍ
程度の膜厚で形成される。なかでも、ポリシリコンが好
ましい。なお、本発明においては、特に、ゲート絶縁膜
は、形成位置にかかわらず、その膜厚が均一であり、ゲ
ート電極／ゲート絶縁膜界面から素子形成領域表面まで
の距離と、上記界面からトレンチ素子分離領域までの距
離とが同じに形成されている。
【００１１】ゲート電極配線は、ゲート電極と同様の材
料のなかから選択して形成することができる。ゲート電
極配線の膜厚は、特に限定されるものではなく、得られ
る半導体トランジスタの性能、印加する電圧等により適
宜調整することができる。ゲート電極配線は、ゲート電
極と自己整合的に形成されることにより素子形成領域上
においてゲート電極長と同じ長さで形成される。この際
のゲート電極長としては、特に限定されるものではない
が、例えば、０．１〜５０μｍ程度が挙げられる。
料のなかから選択して形成することができる。ゲート電
極配線の膜厚は、特に限定されるものではなく、得られ
る半導体トランジスタの性能、印加する電圧等により適
宜調整することができる。ゲート電極配線は、ゲート電
極と自己整合的に形成されることにより素子形成領域上
においてゲート電極長と同じ長さで形成される。この際
のゲート電極長としては、特に限定されるものではない
が、例えば、０．１〜５０μｍ程度が挙げられる。
【００１２】本発明の半導体トランジスタの製造方法に
おいては、工程（ｉ）において、半導体基板上にゲート
絶縁膜、第１導電膜、酸化膜及びトレンチ素子分離領域
形成用レジストパターンを形成する。ここで使用するこ
とができる半導体基板とは、シリコン、ゲルマニウム等
の元素半導体、ＧａＡｓ、ＺｎＳｅ等の化合物半導体等
が挙げられる。なかでも、シリコン基板が好ましい。ゲ
ート絶縁膜、第１導電膜、酸化膜は、上記したような材
料のなかから適当なものを選択して、ＣＶＤ法、真空蒸
着法、ＥＢ法等の公知の方法により形成することができ
る。レジストパターンは、公知の方法、例えばフォトリ
ソグラフィー及びエッチング工程により、所望の領域に
開口を有するように形成することができる。
おいては、工程（ｉ）において、半導体基板上にゲート
絶縁膜、第１導電膜、酸化膜及びトレンチ素子分離領域
形成用レジストパターンを形成する。ここで使用するこ
とができる半導体基板とは、シリコン、ゲルマニウム等
の元素半導体、ＧａＡｓ、ＺｎＳｅ等の化合物半導体等
が挙げられる。なかでも、シリコン基板が好ましい。ゲ
ート絶縁膜、第１導電膜、酸化膜は、上記したような材
料のなかから適当なものを選択して、ＣＶＤ法、真空蒸
着法、ＥＢ法等の公知の方法により形成することができ
る。レジストパターンは、公知の方法、例えばフォトリ
ソグラフィー及びエッチング工程により、所望の領域に
開口を有するように形成することができる。
【００１３】工程(ii)において、レジストパターンをマ
スクとして用いて、酸化膜、第１導電膜及びゲート絶縁
膜をエッチングする。この際のエッチング方法は、アル
カリ溶液等を用いたウェットエッチング又はドライエッ
チング等の方法により行うことができる。これにより、
トレンチ素子分離領域上に存在する酸化膜、第１導電膜
及びゲート絶縁膜を除去することができ、トレンチ素子
分離領域に対応する領域に開口を形成することができ
る。
スクとして用いて、酸化膜、第１導電膜及びゲート絶縁
膜をエッチングする。この際のエッチング方法は、アル
カリ溶液等を用いたウェットエッチング又はドライエッ
チング等の方法により行うことができる。これにより、
トレンチ素子分離領域上に存在する酸化膜、第１導電膜
及びゲート絶縁膜を除去することができ、トレンチ素子
分離領域に対応する領域に開口を形成することができ
る。
【００１４】工程(iii)において、トレンチ素子分離領
域上方に存在する酸化膜、第１導電膜及びゲート絶縁膜
の側壁に酸化保護膜を形成する。ここでの酸化保護膜と
は、酸化を防止するための膜を意味し、例えば、シリコ
ン窒化膜等で形成することができる。酸化保護膜は、ト
レンチ素子分離領域を含む酸化膜上全面に、シリコン窒
化膜を形成し、酸化膜の表面が露出するまで、ＲＩＥ等
の異方性エッチングにより、エッチバックすることによ
り形成することができる。ここでのシリコン窒化膜の膜
厚は、トレンチ素子分離領域の大きさ、深さ等に応じて
適宜調整することができ、例えば、５〜１５ｎｍ程度が
挙げられる。
域上方に存在する酸化膜、第１導電膜及びゲート絶縁膜
の側壁に酸化保護膜を形成する。ここでの酸化保護膜と
は、酸化を防止するための膜を意味し、例えば、シリコ
ン窒化膜等で形成することができる。酸化保護膜は、ト
レンチ素子分離領域を含む酸化膜上全面に、シリコン窒
化膜を形成し、酸化膜の表面が露出するまで、ＲＩＥ等
の異方性エッチングにより、エッチバックすることによ
り形成することができる。ここでのシリコン窒化膜の膜
厚は、トレンチ素子分離領域の大きさ、深さ等に応じて
適宜調整することができ、例えば、５〜１５ｎｍ程度が
挙げられる。
【００１５】工程 (iv)において、酸化膜及び酸化保護
膜をマスクとして用いて、半導体基板にトレンチを形成
する。この際のトレンチは、ＲＩＥ等の異方性エッチン
グにより形成することができる。トレンチを形成した後
には、トレンチの形成により半導体基板内に生じたダメ
ージを除去又は低減させるために、トレンチ内壁を酸化
し、トレンチ内壁全面に酸化膜を形成する。この際の酸
化は、例えば、８００〜１０５０℃程度の温度範囲で、
３〜６０分間程度、酸素ガス雰囲気中で熱処理すること
により行うことができ、これにより、膜厚５〜５０ｎｍ
程度の酸化膜を形成することができる。なお、トレンチ
内壁を酸化する際、ゲート絶縁膜、第１導電膜及びその
上に形成された酸化膜の側壁は酸化保護膜で覆われてい
るために、酸化されることはない。これらの工程の後、
酸化保護膜は、公知の方法、例えば、リン酸ディップ法
等により除去する。
膜をマスクとして用いて、半導体基板にトレンチを形成
する。この際のトレンチは、ＲＩＥ等の異方性エッチン
グにより形成することができる。トレンチを形成した後
には、トレンチの形成により半導体基板内に生じたダメ
ージを除去又は低減させるために、トレンチ内壁を酸化
し、トレンチ内壁全面に酸化膜を形成する。この際の酸
化は、例えば、８００〜１０５０℃程度の温度範囲で、
３〜６０分間程度、酸素ガス雰囲気中で熱処理すること
により行うことができ、これにより、膜厚５〜５０ｎｍ
程度の酸化膜を形成することができる。なお、トレンチ
内壁を酸化する際、ゲート絶縁膜、第１導電膜及びその
上に形成された酸化膜の側壁は酸化保護膜で覆われてい
るために、酸化されることはない。これらの工程の後、
酸化保護膜は、公知の方法、例えば、リン酸ディップ法
等により除去する。
【００１６】工程(v)において、トレンチを含む半導体
基板上全面に絶縁膜を形成する。ここでの絶縁膜は、ト
レンチ素子分離領域に埋め込むための絶縁膜であり、例
えば、ＨＤＰ膜、ＨＴＯ膜、プラズマ酸化膜等の酸化膜
又は窒化膜等により形成することができる。なかでも、
酸化膜が好ましい。絶縁膜の膜厚は、トレンチの深さ以
上の膜厚であることが好ましく、トレンチの深さと、ゲ
ート絶縁膜の膜厚と、第１導電膜の膜厚との合計膜厚よ
りも厚いことがより好ましい。
基板上全面に絶縁膜を形成する。ここでの絶縁膜は、ト
レンチ素子分離領域に埋め込むための絶縁膜であり、例
えば、ＨＤＰ膜、ＨＴＯ膜、プラズマ酸化膜等の酸化膜
又は窒化膜等により形成することができる。なかでも、
酸化膜が好ましい。絶縁膜の膜厚は、トレンチの深さ以
上の膜厚であることが好ましく、トレンチの深さと、ゲ
ート絶縁膜の膜厚と、第１導電膜の膜厚との合計膜厚よ
りも厚いことがより好ましい。
【００１７】工程 (vi)において、絶縁膜及び酸化膜
を、第１導電膜が露出するまで除去する。この際の除去
方法は、ウェットエッチング法、ドライエッチング法等
を用いてもよいし、ＣＭＰ法を用いてもよい。なかで
も、ＣＭＰ法が好ましい。これにより、絶縁膜をトレン
チ内に埋め込むことができるとともに、第１導電膜上に
存在していた酸化膜を除去することができ、トレンチ素
子分離領域上に存在する埋め込み絶縁膜と第１導電膜と
の表面を、段差をなく、平坦化することができる。
を、第１導電膜が露出するまで除去する。この際の除去
方法は、ウェットエッチング法、ドライエッチング法等
を用いてもよいし、ＣＭＰ法を用いてもよい。なかで
も、ＣＭＰ法が好ましい。これにより、絶縁膜をトレン
チ内に埋め込むことができるとともに、第１導電膜上に
存在していた酸化膜を除去することができ、トレンチ素
子分離領域上に存在する埋め込み絶縁膜と第１導電膜と
の表面を、段差をなく、平坦化することができる。
【００１８】工程 (vii)において、第１導電膜上に第２
導電膜とゲート電極／ゲート電極配線形成用レジストパ
ターンとを形成する。第２導電膜は、第１導電膜の形成
と同様に行うことができる。また、レジストパターン
は、工程（ｉ）におけるレジストパターンの形成と同様
の方法により、形成することができる。工程(viii)にお
いて、レジストパターンをマスクとして用いて、第１導
電膜及び第２導電膜を順次パターニングする。これによ
り、素子形成領域上においては、ゲート電極及びゲート
電極配線を自己整合的に形成することができ、ゲート電
極配線は、ゲート電極のゲート長と同じ長さに形成する
ことができる。
導電膜とゲート電極／ゲート電極配線形成用レジストパ
ターンとを形成する。第２導電膜は、第１導電膜の形成
と同様に行うことができる。また、レジストパターン
は、工程（ｉ）におけるレジストパターンの形成と同様
の方法により、形成することができる。工程(viii)にお
いて、レジストパターンをマスクとして用いて、第１導
電膜及び第２導電膜を順次パターニングする。これによ
り、素子形成領域上においては、ゲート電極及びゲート
電極配線を自己整合的に形成することができ、ゲート電
極配線は、ゲート電極のゲート長と同じ長さに形成する
ことができる。
【００１９】以下に、本発明の半導体トランジスタ及び
その製造方法の実施例を図面に基づいて説明する。本発
明の半導体トランジスタは、図１（ａ）及び図１（ｂ）
に示したように、シリコン基板１０にトレンチ素子分離
領域１９が形成されて素子形成領域２３が規定されてお
り、これらトレンチ素子分離領域１９間の素子形成領域
２３に半導体トランジスタが形成されてなる。素子形成
領域２３上であって、トレンチ素子分離領域１９にまた
がって、ゲート電極１２がゲート絶縁膜１１を介して位
置している。トレンチ素子分離領域１９は、トレンチの
内壁に形成された酸化膜１７と、トレンチ内に埋設され
たＨＤＰ膜１８とからなり、ＨＤＰ膜１８は、ゲート電
極１２間にまで配置することにより、ゲート電極１２か
らトレンチ素子分離領域１９にかけて、それらの表面を
平坦化している。
その製造方法の実施例を図面に基づいて説明する。本発
明の半導体トランジスタは、図１（ａ）及び図１（ｂ）
に示したように、シリコン基板１０にトレンチ素子分離
領域１９が形成されて素子形成領域２３が規定されてお
り、これらトレンチ素子分離領域１９間の素子形成領域
２３に半導体トランジスタが形成されてなる。素子形成
領域２３上であって、トレンチ素子分離領域１９にまた
がって、ゲート電極１２がゲート絶縁膜１１を介して位
置している。トレンチ素子分離領域１９は、トレンチの
内壁に形成された酸化膜１７と、トレンチ内に埋設され
たＨＤＰ膜１８とからなり、ＨＤＰ膜１８は、ゲート電
極１２間にまで配置することにより、ゲート電極１２か
らトレンチ素子分離領域１９にかけて、それらの表面を
平坦化している。
【００２０】また、ゲート電極１２上には、ゲート電極
１２上からトレンチ素子分離領域１９上のＨＤＰ膜１８
上にかけて、ゲート電極配線２０が自己整合的に形成／
接続されている。なお、このゲート電極配線２０は、素
子形成領域２３上においては、ゲート電極１２長（図１
（ａ）中、Ｌ）と同じ長さに形成されている。このよう
な構成により、図１（ｃ）に示したように、ゲート電極
１２／ゲート絶縁膜１１界面から素子形成領域２３表面
までの距離Ｘと、ゲート電極１２／ゲート絶縁膜１１界
面からトレンチ素子分離領域１９を構成する酸化膜１７
表面までの距離Ｙとが同じになり、ゲートバーズビーク
のような領域が生じず、狭チャネル効果を防止すること
ができる。
１２上からトレンチ素子分離領域１９上のＨＤＰ膜１８
上にかけて、ゲート電極配線２０が自己整合的に形成／
接続されている。なお、このゲート電極配線２０は、素
子形成領域２３上においては、ゲート電極１２長（図１
（ａ）中、Ｌ）と同じ長さに形成されている。このよう
な構成により、図１（ｃ）に示したように、ゲート電極
１２／ゲート絶縁膜１１界面から素子形成領域２３表面
までの距離Ｘと、ゲート電極１２／ゲート絶縁膜１１界
面からトレンチ素子分離領域１９を構成する酸化膜１７
表面までの距離Ｙとが同じになり、ゲートバーズビーク
のような領域が生じず、狭チャネル効果を防止すること
ができる。
【００２１】また、ゲート絶縁膜１１は、全面にわたっ
て均一な膜厚に形成され、形成部位依存の薄膜化現象は
発生せず、信頼性の高いゲート絶縁膜を確保することが
できる。さらに、ゲート電極１２は、素子形成領域２
３、つまり、チャネル領域を完全に覆うため、ゲート電
極配線２０に起因する反転領域は発生しない。しかも、
ゲート電極配線２０は、その表面が平坦化されたゲート
電極１２及びトレンチ素子分離領域１９上に形成される
ため、急峻な形状変化を有さないため、ゲート電極配線
２０及びその上に形成される配線層等の加工精度を向上
させることができる。
て均一な膜厚に形成され、形成部位依存の薄膜化現象は
発生せず、信頼性の高いゲート絶縁膜を確保することが
できる。さらに、ゲート電極１２は、素子形成領域２
３、つまり、チャネル領域を完全に覆うため、ゲート電
極配線２０に起因する反転領域は発生しない。しかも、
ゲート電極配線２０は、その表面が平坦化されたゲート
電極１２及びトレンチ素子分離領域１９上に形成される
ため、急峻な形状変化を有さないため、ゲート電極配線
２０及びその上に形成される配線層等の加工精度を向上
させることができる。
【００２２】上記半導体トランジスタは、以下の製造方
法によって形成することができる。なお、図２〜図９に
おいて、（ａ）は図１（ａ）におけるＡ−Ａ’線断面図
を、（ｂ）は平面図を示す。まず、シリコン基板１０上
に、膜厚５ｎｍ程度のゲート絶縁膜１１、第１導電膜と
してリンをドーピングした膜厚２００ｎｍ程度のポリシ
リコン膜１２ａを形成する。この工程では、フラットな
シリコン基板１０上にゲート絶縁膜１１を形成するた
め、均一で信頼性の高いゲート絶縁膜を形成することが
できる。次に、トレンチのエッチングマスクとなるシリ
コン酸化膜１３を膜厚１００ｎｍ程度で形成し、さら
に、シリコン酸化膜１３上に、図２（ａ）及び図２
（ｂ）に示したように、トレンチ素子分離領域上に開口
を有するレジストパターン１４を形成する。
法によって形成することができる。なお、図２〜図９に
おいて、（ａ）は図１（ａ）におけるＡ−Ａ’線断面図
を、（ｂ）は平面図を示す。まず、シリコン基板１０上
に、膜厚５ｎｍ程度のゲート絶縁膜１１、第１導電膜と
してリンをドーピングした膜厚２００ｎｍ程度のポリシ
リコン膜１２ａを形成する。この工程では、フラットな
シリコン基板１０上にゲート絶縁膜１１を形成するた
め、均一で信頼性の高いゲート絶縁膜を形成することが
できる。次に、トレンチのエッチングマスクとなるシリ
コン酸化膜１３を膜厚１００ｎｍ程度で形成し、さら
に、シリコン酸化膜１３上に、図２（ａ）及び図２
（ｂ）に示したように、トレンチ素子分離領域上に開口
を有するレジストパターン１４を形成する。
【００２３】続いて、図３（ａ）及び図３（ｂ）に示し
たように、レジストパターン１４をマスクとして用い
て、シリコン酸化膜１３、ポリシリコン膜１２ａ、ゲー
ト絶縁膜１１をエッチングする。このとき、ゲート電極
１２ｂが同時に形成される。レジストパターン１４を除
去した後、シリコン窒化膜を膜厚１０ｎｍ程度で形成
し、エッチバックすることにより、図４（ａ）及び図４
（ｂ）に示したように、ゲート絶縁膜１１、ゲート電極
１２ｂ及びシリコン酸化膜１３の側壁に酸化保護膜１５
を形成する。
たように、レジストパターン１４をマスクとして用い
て、シリコン酸化膜１３、ポリシリコン膜１２ａ、ゲー
ト絶縁膜１１をエッチングする。このとき、ゲート電極
１２ｂが同時に形成される。レジストパターン１４を除
去した後、シリコン窒化膜を膜厚１０ｎｍ程度で形成
し、エッチバックすることにより、図４（ａ）及び図４
（ｂ）に示したように、ゲート絶縁膜１１、ゲート電極
１２ｂ及びシリコン酸化膜１３の側壁に酸化保護膜１５
を形成する。
【００２４】次に、図５（ａ）及び図５（ｂ）に示した
ように、シリコン酸化膜１３及び酸化保護膜１５をマス
クとして用いて、シリコン基板１０をエッチングするこ
とにより、トレンチ素子分離領域形成のためのトレンチ
１６を４００ｎｍ程度の深さに形成する。続いて、図６
（ａ）及び図６（ｂ）に示したように、トレンチ１６内
のシリコン表面を３５ｎｍ程度の厚さに酸化し、酸化膜
１７を形成する。なお、この際形成された酸化膜１７は
素子分離領域として機能する。また、ゲート電極１２ｂ
の端部は、酸化保護膜１５により保護されているため酸
化されず、形状が維持される。これにより、ゲート電極
１２ｂ下のシリコン基板１０が酸化され、ゲート電極１
２ｂは、素子形成領域から自己整合的にトレンチ素子分
離領域にまたがって配置されることとなる。
ように、シリコン酸化膜１３及び酸化保護膜１５をマス
クとして用いて、シリコン基板１０をエッチングするこ
とにより、トレンチ素子分離領域形成のためのトレンチ
１６を４００ｎｍ程度の深さに形成する。続いて、図６
（ａ）及び図６（ｂ）に示したように、トレンチ１６内
のシリコン表面を３５ｎｍ程度の厚さに酸化し、酸化膜
１７を形成する。なお、この際形成された酸化膜１７は
素子分離領域として機能する。また、ゲート電極１２ｂ
の端部は、酸化保護膜１５により保護されているため酸
化されず、形状が維持される。これにより、ゲート電極
１２ｂ下のシリコン基板１０が酸化され、ゲート電極１
２ｂは、素子形成領域から自己整合的にトレンチ素子分
離領域にまたがって配置されることとなる。
【００２５】酸化保護膜１５を除去した後、図７（ａ）
及び図７（ｂ）に示したように、得られたシリコン基板
１０上全面に、ＨＤＰ膜１８を膜厚８００ｎｍ程度形成
し、トレンチ１６を埋め込む。次いで、ＣＭＰ法を用い
て、ＨＤＰ膜１８及びシリコン酸化膜１３を、ゲート電
極１２ｂの表面が露出するまで除去する。これにより、
トレンチ素子分離領域１９が形成される。なお、ゲート
電極１２ｂ以外のポリシリコン膜１２ｃはダミーとして
機能するため、非常に平坦性のよい表面を形成できる。
及び図７（ｂ）に示したように、得られたシリコン基板
１０上全面に、ＨＤＰ膜１８を膜厚８００ｎｍ程度形成
し、トレンチ１６を埋め込む。次いで、ＣＭＰ法を用い
て、ＨＤＰ膜１８及びシリコン酸化膜１３を、ゲート電
極１２ｂの表面が露出するまで除去する。これにより、
トレンチ素子分離領域１９が形成される。なお、ゲート
電極１２ｂ以外のポリシリコン膜１２ｃはダミーとして
機能するため、非常に平坦性のよい表面を形成できる。
【００２６】次に、図８（ａ）及び図８（ｂ）に示した
ように、トレンチ素子分離領域１９及びゲート電極１２
ｂ上に、第２導電膜として、リンをドーピングしたポリ
シリコン膜２０ａを膜厚２００ｎｍ程度堆積する。この
ポリシリコン膜２０ａの表面は、下地が平坦であるため
非常にスムースな断面形状である。また、ゲート電極１
２ｂ上に直接堆積されるため、自己整合的にコンタクト
が形成される。続いて、ゲート電極配線２０を形成する
ためのレジストパターン２２を形成する。このレジスト
パターン２２は、下地が平坦であるため、高精度に形成
することができる。
ように、トレンチ素子分離領域１９及びゲート電極１２
ｂ上に、第２導電膜として、リンをドーピングしたポリ
シリコン膜２０ａを膜厚２００ｎｍ程度堆積する。この
ポリシリコン膜２０ａの表面は、下地が平坦であるため
非常にスムースな断面形状である。また、ゲート電極１
２ｂ上に直接堆積されるため、自己整合的にコンタクト
が形成される。続いて、ゲート電極配線２０を形成する
ためのレジストパターン２２を形成する。このレジスト
パターン２２は、下地が平坦であるため、高精度に形成
することができる。
【００２７】続いて、図９（ａ）及び図９（ｂ）に示し
たように、レジストパターン２２をマスクとして用い
て、ポリシリコン膜２０ａ及びゲート電極１２ｂを順次
エッチングし、素子形成領域２３上に、自己整合的にゲ
ート電極配線２０及びゲート電極１２を形成するととも
に、ダミーとして機能していたポリシリコン膜１２ｃを
除去する。その後、不純物の注入及び拡散、層間絶縁膜
の形成、メタル配線等を行って、半導体トランジスタを
形成する。
たように、レジストパターン２２をマスクとして用い
て、ポリシリコン膜２０ａ及びゲート電極１２ｂを順次
エッチングし、素子形成領域２３上に、自己整合的にゲ
ート電極配線２０及びゲート電極１２を形成するととも
に、ダミーとして機能していたポリシリコン膜１２ｃを
除去する。その後、不純物の注入及び拡散、層間絶縁膜
の形成、メタル配線等を行って、半導体トランジスタを
形成する。
【００２８】
【発明の効果】本発明によれば、ゲート電極がゲート絶
縁膜を介して素子形成領域上からトレンチ素子分離領域
上にまたがって位置し、ゲート電極／ゲート絶縁膜界面
から素子形成領域表面までの距離と、ゲート電極／ゲー
ト絶縁膜界面からトレンチ素子分離領域までの距離とが
同じであるため、ゲートバーズビークのような領域が生
じず、狭チャネル効果を防止することができる。また、
このような構成により、ゲート絶縁膜を全面にわたって
均一な膜厚に形成することができるため、形成部位依存
の薄膜化現象を防止することができ、信頼性の高いゲー
ト絶縁膜を確保することができる。さらに、ゲート電極
は、素子形成領域を完全に覆うため、ゲート電極配線に
起因する反転領域の発生を防止することができ、特性の
ばらつきの少ない半導体トランジスタを提供することが
できる。
縁膜を介して素子形成領域上からトレンチ素子分離領域
上にまたがって位置し、ゲート電極／ゲート絶縁膜界面
から素子形成領域表面までの距離と、ゲート電極／ゲー
ト絶縁膜界面からトレンチ素子分離領域までの距離とが
同じであるため、ゲートバーズビークのような領域が生
じず、狭チャネル効果を防止することができる。また、
このような構成により、ゲート絶縁膜を全面にわたって
均一な膜厚に形成することができるため、形成部位依存
の薄膜化現象を防止することができ、信頼性の高いゲー
ト絶縁膜を確保することができる。さらに、ゲート電極
は、素子形成領域を完全に覆うため、ゲート電極配線に
起因する反転領域の発生を防止することができ、特性の
ばらつきの少ない半導体トランジスタを提供することが
できる。
【００２９】また、ゲート電極配線が形成される領域に
存在するゲート電極とトレンチ素子分離領域との表面
が、段差のない形状を有してなる場合には、ゲート電極
配線の加工精度を向上させることができる。さらに、本
発明の半導体トランジスタの製造方法によれば、酸化
膜、第１導電膜及びゲート絶縁膜の側壁への酸化保護膜
の形成という簡便な方法により、トレンチ形成の際に半
導体基板に生じたダメージを除去することができるとと
もに、トレンチ上方に位置するゲート絶縁膜等のゲート
バーズビークのような厚膜化の発生を防止することがで
き、上記のような信頼性の高い半導体トランジスタを製
造することが可能となる。
存在するゲート電極とトレンチ素子分離領域との表面
が、段差のない形状を有してなる場合には、ゲート電極
配線の加工精度を向上させることができる。さらに、本
発明の半導体トランジスタの製造方法によれば、酸化
膜、第１導電膜及びゲート絶縁膜の側壁への酸化保護膜
の形成という簡便な方法により、トレンチ形成の際に半
導体基板に生じたダメージを除去することができるとと
もに、トレンチ上方に位置するゲート絶縁膜等のゲート
バーズビークのような厚膜化の発生を防止することがで
き、上記のような信頼性の高い半導体トランジスタを製
造することが可能となる。
【図１】本発明の半導体トランジスタの実施例を示す平
面図、概略断面図、要部拡大図である。
面図、概略断面図、要部拡大図である。
【図２】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図３】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図４】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図５】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図６】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図７】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図８】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図９】本発明の半導体トランジスタの製造方法の実施
例を示す要部の概略断面図及び平面図である。
例を示す要部の概略断面図及び平面図である。
【図１０】従来の半導体トランジスタの実施例を示す要
部の概略断面図である。
部の概略断面図である。
【図１１】従来の別の半導体トランジスタの実施例を示
す要部の概略断面図である。
す要部の概略断面図である。
【図１２】従来のさらに別の半導体トランジスタの実施
例を示す要部の概略断面図である。
例を示す要部の概略断面図である。
１０ シリコン基板
１１ ゲート絶縁膜
１２ａ、１２ｃ ポリシリコン膜（第１導電膜）
１２、１２ｂ ゲート電極
１３ シリコン酸化膜
１４、２２ レジストパターン
１５ 酸化保護膜
１６ トレンチ
１７ 酸化膜
１８ ＨＤＰ膜
１９ トレンチ素子分離領域
２０ａ ポリシリコン膜（第２導電膜）
２０ ゲート電極配線
２３ 素子形成領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (4)
- 【請求項１】 トレンチ素子分離領域間に形成された半
導体トランジスタであって、 ゲート電極がゲート絶縁膜を介して素子形成領域上から
前記トレンチ素子分離領域上にまたがって位置し、前記
ゲート電極／ゲート絶縁膜界面から素子形成領域表面ま
での距離と前記界面からトレンチ素子分離領域までの距
離とが同じであり、 前記ゲート電極上に、自己整合的に形成されることによ
り前記素子形成領域上においてゲート電極長と同じ長さ
のゲート電極配線が接続されてなる半導体トランジス
タ。 - 【請求項２】 ゲート電極配線が形成される領域に存在
するゲート電極とトレンチ素子分離領域との表面が、段
差のない形状を有してなる請求項１に記載の半導体トラ
ンジスタ。 - 【請求項３】 （ｉ）半導体基板上にゲート絶縁膜、第
１導電膜、酸化膜及びトレンチ素子分離領域形成用レジ
ストパターンを形成し、 (ii)該レジストパターンをマスクとして用いて、前記酸
化膜、第１導電膜及びゲート絶縁膜をエッチングし、 (iii)前記トレンチ素子分離領域上方に存在する前記酸
化膜、第１導電膜及びゲート絶縁膜の側壁に酸化保護膜
を形成し、 (iv)前記酸化膜及び酸化保護膜をマスクとして用いて、
半導体基板にトレンチを形成し、該トレンチ内壁を酸化
した後、前記酸化保護膜を除去し、 (v)前記トレンチを含む半導体基板上全面に絶縁膜を形
成し、 (vi)該絶縁膜及び前記酸化膜を、第１導電膜が露出する
まで除去し、 (vii)第１導電膜上に第２導電膜とゲート電極／ゲート
電極配線形成用レジストパターンとを形成し、 (viii)該レジストパターンをマスクとして用いて、前記
第１導電膜及び第２導電膜をパターニングしてゲート電
極及びゲート電極配線を自己整合的に形成することから
なる請求項１に記載の半導体トランジスタの製造方法。 - 【請求項４】 工程(vi)において、第１導電膜が露出す
るまで絶縁膜及び酸化膜を除去する方法がＣＭＰ法であ
る請求項３に記載の製造方法。
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|---|---|---|---|
| JP27682099A JP3383244B2 (ja) | 1999-09-29 | 1999-09-29 | 半導体トランジスタ及びその製造方法 |
| TW089112092A TW449866B (en) | 1999-09-29 | 2000-06-20 | Semiconductor transistor and process of manufacturing the same |
| US09/597,581 US6696743B1 (en) | 1999-09-29 | 2000-06-20 | Semiconductor transistor having gate electrode and/or gate wiring |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27682099A JP3383244B2 (ja) | 1999-09-29 | 1999-09-29 | 半導体トランジスタ及びその製造方法 |
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| JP2001102570A JP2001102570A (ja) | 2001-04-13 |
| JP3383244B2 true JP3383244B2 (ja) | 2003-03-04 |
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ID=17574861
Family Applications (1)
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|---|---|---|---|
| JP27682099A Expired - Fee Related JP3383244B2 (ja) | 1999-09-29 | 1999-09-29 | 半導体トランジスタ及びその製造方法 |
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| US5994202A (en) * | 1997-01-23 | 1999-11-30 | International Business Machines Corporation | Threshold voltage tailoring of the corner of a MOSFET device |
| US6342715B1 (en) * | 1997-06-27 | 2002-01-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
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| JP3204212B2 (ja) * | 1998-05-01 | 2001-09-04 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2000082808A (ja) * | 1998-09-04 | 2000-03-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4237344B2 (ja) * | 1998-09-29 | 2009-03-11 | 株式会社東芝 | 半導体装置及びその製造方法 |
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- 1999-09-29 JP JP27682099A patent/JP3383244B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-20 TW TW089112092A patent/TW449866B/zh not_active IP Right Cessation
- 2000-06-20 US US09/597,581 patent/US6696743B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
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