JPH11150268A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11150268A JPH11150268A JP10218034A JP21803498A JPH11150268A JP H11150268 A JPH11150268 A JP H11150268A JP 10218034 A JP10218034 A JP 10218034A JP 21803498 A JP21803498 A JP 21803498A JP H11150268 A JPH11150268 A JP H11150268A
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 少ない製造工程で電流リークのない、ゲート
電極と拡散層を接続するための技術を提供する。 【解決手段】 シリコン基板１１の主表面に形成された
ゲート絶縁膜１３，２１と、多結晶シリコンからなるゲ
ート電極１４，２２と、高濃度不純物拡散層１７を有
し、前記ゲート電極２２側面の一部が前記高濃度不純物
拡散層と金属シリサイド２３を介して電気的に接続され
ている。
電極と拡散層を接続するための技術を提供する。 【解決手段】 シリコン基板１１の主表面に形成された
ゲート絶縁膜１３，２１と、多結晶シリコンからなるゲ
ート電極１４，２２と、高濃度不純物拡散層１７を有
し、前記ゲート電極２２側面の一部が前記高濃度不純物
拡散層と金属シリサイド２３を介して電気的に接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
及びその製造方法に関し、特にゲート電極と不純物拡散
層を接続する技術に関する。
及びその製造方法に関し、特にゲート電極と不純物拡散
層を接続する技術に関する。
【０００２】
【従来の技術】従来、ゲート電極などの電極と、不純物
拡散層の両方を同時に接続する共通コンタクトを有する
半導体装置は図１７の模式断面図に示すような構成であ
った。つまり、ＬＯＣＯＳ法やトレンチ分離法を用いて
素子分離領域２０２が形成されたシリコン基板２０１の
表面には、ゲート酸化膜２０３ａを介してトランジスタ
を形成するための多結晶シリコンからなるゲート電極２
０４ａが形成されており、ゲート電極２０４ａの側面に
は二酸化シリコンからなるスペーサー２０５が形成され
ている。基板表面の内、ゲート電極２０４ａとスペーサ
ー２０５によって定義される領域にはＬＤＤトランジス
タを構成する低濃度不純物層２０６と高濃度不純物層２
０７（ａ，ｂ）が形成されており、高濃度不純物層２０
７とゲート電極２０４の表面には低抵抗化のためにチタ
ンシリサイド層２０８が形成されている。これらによっ
てＮ型ＭＯＳＦＥＴ２０９が構成されている。又、ＭＯ
ＳＦＥＴ２０９のドレイン節点となる高濃度不純物層２
０７ｂ対して電気的に接続する目的で、シリコン基板２
０１と素子分離領域２０２上にゲート酸化膜２０３ｂを
介して前記ゲート電極２０４ａと同じ材料からなる配線
電極２０４ｂが形成されている。以上の配線及びトラン
ジスタの上には層間絶縁膜２１３が形成されており、ド
レイン節点となる高濃度不純物層２０７ｂの表面と電極
２０４ｂの両方に架かるようにポリシリコンやタングス
テンなどの材料からなるコンタクトプラグが埋め込まれ
た共通コンタクト２１４が形成されている。又、共通コ
ンタクト２１４は必要に応じて上層配線に接続される。
拡散層の両方を同時に接続する共通コンタクトを有する
半導体装置は図１７の模式断面図に示すような構成であ
った。つまり、ＬＯＣＯＳ法やトレンチ分離法を用いて
素子分離領域２０２が形成されたシリコン基板２０１の
表面には、ゲート酸化膜２０３ａを介してトランジスタ
を形成するための多結晶シリコンからなるゲート電極２
０４ａが形成されており、ゲート電極２０４ａの側面に
は二酸化シリコンからなるスペーサー２０５が形成され
ている。基板表面の内、ゲート電極２０４ａとスペーサ
ー２０５によって定義される領域にはＬＤＤトランジス
タを構成する低濃度不純物層２０６と高濃度不純物層２
０７（ａ，ｂ）が形成されており、高濃度不純物層２０
７とゲート電極２０４の表面には低抵抗化のためにチタ
ンシリサイド層２０８が形成されている。これらによっ
てＮ型ＭＯＳＦＥＴ２０９が構成されている。又、ＭＯ
ＳＦＥＴ２０９のドレイン節点となる高濃度不純物層２
０７ｂ対して電気的に接続する目的で、シリコン基板２
０１と素子分離領域２０２上にゲート酸化膜２０３ｂを
介して前記ゲート電極２０４ａと同じ材料からなる配線
電極２０４ｂが形成されている。以上の配線及びトラン
ジスタの上には層間絶縁膜２１３が形成されており、ド
レイン節点となる高濃度不純物層２０７ｂの表面と電極
２０４ｂの両方に架かるようにポリシリコンやタングス
テンなどの材料からなるコンタクトプラグが埋め込まれ
た共通コンタクト２１４が形成されている。又、共通コ
ンタクト２１４は必要に応じて上層配線に接続される。
【０００３】この構造では、埋め込まれた共通コンタク
ト２１４は、スペーサー２０５を跨いでドレイン節点と
なる高濃度不純物層２０７ｂと電極２０４ｂに電気的に
接続しているため、コンタクト径を小さくしていくと、
コンタクト抵抗が上昇してしまうという問題があった。
これを解決するための手段が、特開平４−６３４３６号
公報に開示されている。
ト２１４は、スペーサー２０５を跨いでドレイン節点と
なる高濃度不純物層２０７ｂと電極２０４ｂに電気的に
接続しているため、コンタクト径を小さくしていくと、
コンタクト抵抗が上昇してしまうという問題があった。
これを解決するための手段が、特開平４−６３４３６号
公報に開示されている。
【０００４】その手段とは、共通コンタクト２１４によ
って接続すべき部分に形成されていたスペーサー２０５
をコンタクト形成前に予め除去しておくことにより、コ
ンタクト径が小さくなってもコンタクト抵抗が高くなら
ない構造になっている。この製造方法を図１９の工程断
面図を用いて説明する。
って接続すべき部分に形成されていたスペーサー２０５
をコンタクト形成前に予め除去しておくことにより、コ
ンタクト径が小さくなってもコンタクト抵抗が高くなら
ない構造になっている。この製造方法を図１９の工程断
面図を用いて説明する。
【０００５】ＬＯＣＯＳ法やトレンチ分離法を用いて素
子分離領域２０２が形成されたシリコン基板２０１の表
面に、ゲート酸化膜２０３を介してトランジスタを形成
するための多結晶シリコンからなるゲート電極２０４を
形成し、イオン注入等によりＬＤＤトランジスタを構成
する低濃度不純物層２０６を形成した後、ゲート電極２
０４の側面に二酸化シリコンからなるスペーサー２０５
を形成する（図１８（ａ））。
子分離領域２０２が形成されたシリコン基板２０１の表
面に、ゲート酸化膜２０３を介してトランジスタを形成
するための多結晶シリコンからなるゲート電極２０４を
形成し、イオン注入等によりＬＤＤトランジスタを構成
する低濃度不純物層２０６を形成した後、ゲート電極２
０４の側面に二酸化シリコンからなるスペーサー２０５
を形成する（図１８（ａ））。
【０００６】基板表面の内、ゲート電極２０４とスペー
サー２０５によって定義される領域にイオン注入により
高濃度不純物層２０７を形成し、高濃度不純物層２０７
とゲート電極２０４の表面に低抵抗化のためにチタンシ
リサイド層２０８を形成する（図１８（ｂ））。
サー２０５によって定義される領域にイオン注入により
高濃度不純物層２０７を形成し、高濃度不純物層２０７
とゲート電極２０４の表面に低抵抗化のためにチタンシ
リサイド層２０８を形成する（図１８（ｂ））。
【０００７】該基板表面にレジスト２１０を形成し、パ
ターニングして、スペーサー除去用の開口部２１１を形
成し、該開口部２１１に露出しているスペーサー２０５
を除去する（図１８（ｃ））。
ターニングして、スペーサー除去用の開口部２１１を形
成し、該開口部２１１に露出しているスペーサー２０５
を除去する（図１８（ｃ））。
【０００８】レジストを剥離した後、酸化膜及びＢＰＳ
Ｇ膜からなる層間絶縁膜２１２を形成し、レジストマス
クを用いて共通コンタクト孔２１３を形成する（図１８
（ｄ））。
Ｇ膜からなる層間絶縁膜２１２を形成し、レジストマス
クを用いて共通コンタクト孔２１３を形成する（図１８
（ｄ））。
【０００９】共通コンタクト孔２１３に、ＴｉとＴｉＮ
の積層構造のバリア膜２１５をスパッター法などによっ
て形成した後、タングステンなどの金属材料２１６を埋
め込み、共通コンタクト２１４を形成する（図１８
（ｅ））。
の積層構造のバリア膜２１５をスパッター法などによっ
て形成した後、タングステンなどの金属材料２１６を埋
め込み、共通コンタクト２１４を形成する（図１８
（ｅ））。
【００１０】
【発明が解決しようとする課題】しかしながら、図１８
に示した従来の技術においては、バリア膜２１５が低濃
度不純物拡散層２０６上に形成されるため、共通コンタ
クト２１４と基板２０１との間で電流リークが発生する
という問題があった。
に示した従来の技術においては、バリア膜２１５が低濃
度不純物拡散層２０６上に形成されるため、共通コンタ
クト２１４と基板２０１との間で電流リークが発生する
という問題があった。
【００１１】この電流リークを解消するためには、コン
タクト孔２１３を開口した後に高濃度不純物層２０７と
同じ導電型の不純物を注入するなどの処置が必要とな
り、ＣＭＯＳ構成にするためにはＮＭＯＳ用に１回、Ｐ
ＭＯＳ用に１回の、計２回のリソグラフィー工程を追加
しなければならなかった。
タクト孔２１３を開口した後に高濃度不純物層２０７と
同じ導電型の不純物を注入するなどの処置が必要とな
り、ＣＭＯＳ構成にするためにはＮＭＯＳ用に１回、Ｐ
ＭＯＳ用に１回の、計２回のリソグラフィー工程を追加
しなければならなかった。
【００１２】また、シリコンが露出している部分にコン
タクトを形成した場合、いかに高濃度の不純物が導入さ
れていたとしても、コンタクトのアスペクト比が３程度
のデバイスで１０倍程度の抵抗値になってしまう。これ
は主に、アスペクト比の大きいコンタクト底部にはスパ
ッタ法では十分な厚さのバリア膜が形成できないことに
起因している。また、シリコン表面の処理が十分でない
と簡単に更に２〜３桁程度も抵抗が上昇してしまう。
タクトを形成した場合、いかに高濃度の不純物が導入さ
れていたとしても、コンタクトのアスペクト比が３程度
のデバイスで１０倍程度の抵抗値になってしまう。これ
は主に、アスペクト比の大きいコンタクト底部にはスパ
ッタ法では十分な厚さのバリア膜が形成できないことに
起因している。また、シリコン表面の処理が十分でない
と簡単に更に２〜３桁程度も抵抗が上昇してしまう。
【００１３】この部分で十分低いコンタクト抵抗が得ら
れないとすると、共通コンタクトの位置合わせズレを厳
しく制御しなくてはならなくなる。つまり、共通コンタ
クトが拡散層とゲート電極の両方に接続されるために
は、理想的にはコンタクト径をＲとすると、片側Ｒ／２
の目合わせずれが許容される。ところが従来の構造で
は、幅Ｗのスペーサーがゲート側壁に形成されると許容
幅は(Ｒ−Ｗ)／２に減少してしまう。Ｒが小さくなるほ
どこの影響は大きい。
れないとすると、共通コンタクトの位置合わせズレを厳
しく制御しなくてはならなくなる。つまり、共通コンタ
クトが拡散層とゲート電極の両方に接続されるために
は、理想的にはコンタクト径をＲとすると、片側Ｒ／２
の目合わせずれが許容される。ところが従来の構造で
は、幅Ｗのスペーサーがゲート側壁に形成されると許容
幅は(Ｒ−Ｗ)／２に減少してしまう。Ｒが小さくなるほ
どこの影響は大きい。
【００１４】本発明は、このような従来の問題点を解決
し、少ない製造工程で電流リークのない、ゲート電極と
拡散層を接続するための技術を提供することにある。
し、少ない製造工程で電流リークのない、ゲート電極と
拡散層を接続するための技術を提供することにある。
【００１５】
【発明を解決するための手段】本発明の半導体装置は、
素子分離領域の形成されたシリコン基板の主表面に形成
されたゲート絶縁膜、多結晶シリコンからなるゲート電
極、該ゲート電極側壁にＬＤＤ−ＭＯＳＦＥＴ形成のた
めのスペーサー、及び高濃度不純物拡散層を有する半導
体装置において、少なくとも高濃度不純物拡散層形成前
に、高濃度不純物拡散層との電気的接続を図る部分の該
高濃度不純物層に隣接するゲート側壁に一旦形成された
スペーサーが除去されており、該除去後に形成された高
濃度不純物拡散層上に形成された金属シリサイドを介し
て、前記ゲート電極と前記高濃度不純物拡散層が電気的
に接続されることを特徴としている。
素子分離領域の形成されたシリコン基板の主表面に形成
されたゲート絶縁膜、多結晶シリコンからなるゲート電
極、該ゲート電極側壁にＬＤＤ−ＭＯＳＦＥＴ形成のた
めのスペーサー、及び高濃度不純物拡散層を有する半導
体装置において、少なくとも高濃度不純物拡散層形成前
に、高濃度不純物拡散層との電気的接続を図る部分の該
高濃度不純物層に隣接するゲート側壁に一旦形成された
スペーサーが除去されており、該除去後に形成された高
濃度不純物拡散層上に形成された金属シリサイドを介し
て、前記ゲート電極と前記高濃度不純物拡散層が電気的
に接続されることを特徴としている。
【００１６】また、その製造方法は、少なくとも、
（１）シリコン基板の主表面に素子分離を行う工程、
（２）ゲート絶縁膜を形成する工程、（３）ゲート電極
を形成する工程、（４）ゲート電極側壁にＬＤＤ−ＭＯ
ＳＦＥＴ製造のためのスペーサーを形成する工程、
（５）該形成された側壁スペーサーの一部を除去する工
程、（６）前記素子分離と前記ゲート電極によって定義
される領域に高濃度不純物拡散層を形成する工程、及び
（７）少なくとも前記高濃度不純物拡散層露出面上全面
に金属シリサイド層を形成する工程を含む半導体装置の
製造方法であって、該側壁スペーサーの除去されたゲー
ト電極の側面と高濃度不純物拡散層が前記（７）の工程
により形成された金属シリサイドを介して電気的に接続
されることを特徴としている。
（１）シリコン基板の主表面に素子分離を行う工程、
（２）ゲート絶縁膜を形成する工程、（３）ゲート電極
を形成する工程、（４）ゲート電極側壁にＬＤＤ−ＭＯ
ＳＦＥＴ製造のためのスペーサーを形成する工程、
（５）該形成された側壁スペーサーの一部を除去する工
程、（６）前記素子分離と前記ゲート電極によって定義
される領域に高濃度不純物拡散層を形成する工程、及び
（７）少なくとも前記高濃度不純物拡散層露出面上全面
に金属シリサイド層を形成する工程を含む半導体装置の
製造方法であって、該側壁スペーサーの除去されたゲー
ト電極の側面と高濃度不純物拡散層が前記（７）の工程
により形成された金属シリサイドを介して電気的に接続
されることを特徴としている。
【００１７】
【発明の実施の形態】本発明の半導体装置は、以下のよ
うな原理に基づいて製造される。
うな原理に基づいて製造される。
【００１８】サリサイド法によって拡散層とゲート電極
上にシリサイド層を形成する場合、通常はチタンやコバ
ルトなどの金属を被着する前にゲート電極の側面に絶縁
性のスペーサーを形成して、ゲートとシリコン基板が短
絡するのを防いでいる。本発明では、スペーサーを形成
した直後に部分的にスペーサーを除去すると、サリサイ
ド工程でゲート側面にもシリサイドが形成される。この
とき、反応後のシリサイド膜厚をゲート電極下に形成さ
れるゲート酸化膜の膜厚よりも十分大きくしておくこと
により、ゲート酸化膜を越えてゲート電極上のシリサイ
ド膜と拡散層上のシリサイド膜が繋がることにより、ゲ
ート電極と拡散層とが電気的に接続される。また、スペ
ーサーを除去した後、シリサイド形成前に高濃度不純物
拡散層を形成するためのイオン注入を行えば、基板上に
形成されるシリサイドの下全部が高濃度不純物拡散層と
なるため、電流リークは発生しなくなる。
上にシリサイド層を形成する場合、通常はチタンやコバ
ルトなどの金属を被着する前にゲート電極の側面に絶縁
性のスペーサーを形成して、ゲートとシリコン基板が短
絡するのを防いでいる。本発明では、スペーサーを形成
した直後に部分的にスペーサーを除去すると、サリサイ
ド工程でゲート側面にもシリサイドが形成される。この
とき、反応後のシリサイド膜厚をゲート電極下に形成さ
れるゲート酸化膜の膜厚よりも十分大きくしておくこと
により、ゲート酸化膜を越えてゲート電極上のシリサイ
ド膜と拡散層上のシリサイド膜が繋がることにより、ゲ
ート電極と拡散層とが電気的に接続される。また、スペ
ーサーを除去した後、シリサイド形成前に高濃度不純物
拡散層を形成するためのイオン注入を行えば、基板上に
形成されるシリサイドの下全部が高濃度不純物拡散層と
なるため、電流リークは発生しなくなる。
【００１９】また、製造条件によっては金属シリサイド
層がゲート電極と不純物拡散層の境目で切れてしまい、
金属シリサイド層のみによって電気的接続を図ることが
できなくなる場合がある。この場合には、図１０（ｃ）
に示すようにゲート電極と高濃度不純物拡散層の両方を
上部配線と繋ぐ共通コンタクトに埋め込まれるコンタク
トプラグを用いることにより、たとえ金属シリサイド層
に切れ目が入っていたとしても、ゲート電極と高濃度不
純物拡散層を電気的に接続することができる。一見、従
来技術との差異があまり無い様に見受けられるが、本発
明では、高濃度不純物拡散層が完全に金属シリサイド層
で覆われており、コンタクトプラグがシリコン基板に接
する部分すべてで金属シリサイド層を介して接続される
ため、例えば、コンタクトのリソグラフィー工程で位置
ずれ許容量が緩和される。また、コンタクトプラグがシ
リコン基板と接する部分では高濃度不純物拡散層が形成
されていることから、基板への電流リークが抑えられ
る。更にアスペクト比の高いコンタクトを開口した場合
でも、コンタクトの底となる部分にはすでに金属シリサ
イド膜が形成されていることで、十分に低抵抗化が図れ
る。
層がゲート電極と不純物拡散層の境目で切れてしまい、
金属シリサイド層のみによって電気的接続を図ることが
できなくなる場合がある。この場合には、図１０（ｃ）
に示すようにゲート電極と高濃度不純物拡散層の両方を
上部配線と繋ぐ共通コンタクトに埋め込まれるコンタク
トプラグを用いることにより、たとえ金属シリサイド層
に切れ目が入っていたとしても、ゲート電極と高濃度不
純物拡散層を電気的に接続することができる。一見、従
来技術との差異があまり無い様に見受けられるが、本発
明では、高濃度不純物拡散層が完全に金属シリサイド層
で覆われており、コンタクトプラグがシリコン基板に接
する部分すべてで金属シリサイド層を介して接続される
ため、例えば、コンタクトのリソグラフィー工程で位置
ずれ許容量が緩和される。また、コンタクトプラグがシ
リコン基板と接する部分では高濃度不純物拡散層が形成
されていることから、基板への電流リークが抑えられ
る。更にアスペクト比の高いコンタクトを開口した場合
でも、コンタクトの底となる部分にはすでに金属シリサ
イド膜が形成されていることで、十分に低抵抗化が図れ
る。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
て説明するが、本発明はこれらの実施例のみに限定され
るものではない。
て説明するが、本発明はこれらの実施例のみに限定され
るものではない。
【００２１】実施例１ 図１は本発明の一実施形態の構成の平面図である。活性
領域（高濃度不純物拡散層露出面）１とその上に横たわ
るゲート電極２によってＭＯＳＦＥＴが形成されてお
り、活性領域１の端部にはゲート電極２と同時に形成さ
れた配線となるゲート電極３が横たわっている。又、活
性領域１、ゲート電極２及び３の表面には全てチタンシ
リサイドが形成されている。このとき、ゲート電極２及
び３と活性領域１とは二酸化シリコン膜からなる側壁ス
ペーサーによってそれぞれ絶縁されているが、側壁スペ
ーサーの一部が除去された部分４で、ゲート電極３と活
性領域１とがチタンシリサイドによって短絡されてい
る。
領域（高濃度不純物拡散層露出面）１とその上に横たわ
るゲート電極２によってＭＯＳＦＥＴが形成されてお
り、活性領域１の端部にはゲート電極２と同時に形成さ
れた配線となるゲート電極３が横たわっている。又、活
性領域１、ゲート電極２及び３の表面には全てチタンシ
リサイドが形成されている。このとき、ゲート電極２及
び３と活性領域１とは二酸化シリコン膜からなる側壁ス
ペーサーによってそれぞれ絶縁されているが、側壁スペ
ーサーの一部が除去された部分４で、ゲート電極３と活
性領域１とがチタンシリサイドによって短絡されてい
る。
【００２２】図２は図１の平面図のＸ−Ｘ’線での断面
図である。ＬＯＣＯＳ法やトレンチ分離法を用いて素子
分離領域１２が形成されたシリコン基板１１の表面に
は、ゲート酸化膜１３を介してトランジスタを形成する
ための多結晶シリコンからなるゲート電極１４が形成さ
れており、ゲート電極１４の両側面には二酸化シリコン
（ＳｉＯ2）からなるスペーサー１５が形成されてい
る。このようにゲート電極１４とスペーサー１５によっ
て定義される領域にはＬＤＤトランジスタを構成する低
濃度不純物拡散層１６と高濃度不純物拡散層１７が形成
されており、高濃度不純物拡散層１７とゲート電極１４
の表面には低抵抗化のためのチタンシリサイド層１８が
形成されている。これらによってＮ型ＭＯＳＦＥＴ１９
が形成されている。また、ＮＭＯＳＦＥＴ１９のドレイ
ン節点２０に対して電気的に接続する目的で、シリコン
基板１１と素子分離領域１２上にゲート酸化膜１３と同
層のシリコン酸化膜２１を介してゲート電極１４と同じ
配線層からなるゲート電極２２が形成されており、ドレ
イン節点２０となる高濃度不純物拡散層の表面と電極２
２の表面乃至側面にはチタンシリサイド層２３が形成さ
れ、高濃度不純物拡散層からなるドレイン節点２０と電
極２２とが電気的に接続されている。なお、上記説明で
は、シリサイド層としてチタンシリサイドを例に説明し
ているが、もちろんその他のシリサイド、例えばコバル
トシリサイドやその他の金属のシリサイドでも良いこと
は明らかである。
図である。ＬＯＣＯＳ法やトレンチ分離法を用いて素子
分離領域１２が形成されたシリコン基板１１の表面に
は、ゲート酸化膜１３を介してトランジスタを形成する
ための多結晶シリコンからなるゲート電極１４が形成さ
れており、ゲート電極１４の両側面には二酸化シリコン
（ＳｉＯ2）からなるスペーサー１５が形成されてい
る。このようにゲート電極１４とスペーサー１５によっ
て定義される領域にはＬＤＤトランジスタを構成する低
濃度不純物拡散層１６と高濃度不純物拡散層１７が形成
されており、高濃度不純物拡散層１７とゲート電極１４
の表面には低抵抗化のためのチタンシリサイド層１８が
形成されている。これらによってＮ型ＭＯＳＦＥＴ１９
が形成されている。また、ＮＭＯＳＦＥＴ１９のドレイ
ン節点２０に対して電気的に接続する目的で、シリコン
基板１１と素子分離領域１２上にゲート酸化膜１３と同
層のシリコン酸化膜２１を介してゲート電極１４と同じ
配線層からなるゲート電極２２が形成されており、ドレ
イン節点２０となる高濃度不純物拡散層の表面と電極２
２の表面乃至側面にはチタンシリサイド層２３が形成さ
れ、高濃度不純物拡散層からなるドレイン節点２０と電
極２２とが電気的に接続されている。なお、上記説明で
は、シリサイド層としてチタンシリサイドを例に説明し
ているが、もちろんその他のシリサイド、例えばコバル
トシリサイドやその他の金属のシリサイドでも良いこと
は明らかである。
【００２３】以上の構造を実現するための製造方法につ
いて、図３及び図４を用いて説明する。
いて、図３及び図４を用いて説明する。
【００２４】まず、図３（ａ）に示すように、通常のＭ
ＯＳＦＥＴの製造方法に従って、Ｐ型の不純物が導入さ
れたシリコン基板１１上にＬＯＣＯＳ法あるいは溝分離
法によって素子分離領域１２を形成する。これらの表面
上には例えば５ｎｍ厚のシリコン酸化膜からなるゲート
酸化膜１３を介して、例えば１５０ｎｍ厚の多結晶シリ
コンからなるゲート電極材料が形成され、所望の形状に
パターニングしてゲート電極１４及び２２を形成する。
その後、全面に例えば５Ｅ１３の砒素を２０ＫｅＶのエ
ネルギーで注入してＬＤＤ層（低濃度不純物拡散層）１
６を形成する。
ＯＳＦＥＴの製造方法に従って、Ｐ型の不純物が導入さ
れたシリコン基板１１上にＬＯＣＯＳ法あるいは溝分離
法によって素子分離領域１２を形成する。これらの表面
上には例えば５ｎｍ厚のシリコン酸化膜からなるゲート
酸化膜１３を介して、例えば１５０ｎｍ厚の多結晶シリ
コンからなるゲート電極材料が形成され、所望の形状に
パターニングしてゲート電極１４及び２２を形成する。
その後、全面に例えば５Ｅ１３の砒素を２０ＫｅＶのエ
ネルギーで注入してＬＤＤ層（低濃度不純物拡散層）１
６を形成する。
【００２５】次に、ゲート電極１４及び２２の形成され
たシリコン基板上の全面にシリコン酸化膜を１００ｎｍ
程度堆積した後、異方性ドライエッチングによってエッ
チバックを施し、図３（ｂ）に示すように、ゲート電極
１４及び２２の側面にＳｉＯ 2スペーサー１５を形成す
る。
たシリコン基板上の全面にシリコン酸化膜を１００ｎｍ
程度堆積した後、異方性ドライエッチングによってエッ
チバックを施し、図３（ｂ）に示すように、ゲート電極
１４及び２２の側面にＳｉＯ 2スペーサー１５を形成す
る。
【００２６】次に、図１中のスペーサー開口部４を開口
するためのマスクを用いて、図３（ｃ）に示すようにフ
ォトレジスト３１のパターニングを行った後、このフォ
トレジスト３１をマスクにＳｉＯ2スペーサー１５の一
部をドライエッチングあるいはバッファードフッ酸など
を用いたウェットエッチングによって除去する。
するためのマスクを用いて、図３（ｃ）に示すようにフ
ォトレジスト３１のパターニングを行った後、このフォ
トレジスト３１をマスクにＳｉＯ2スペーサー１５の一
部をドライエッチングあるいはバッファードフッ酸など
を用いたウェットエッチングによって除去する。
【００２７】次に、図４（ａ）に示すように、フォトレ
ジストを剥離した後に、基板全面に１０ｎｍ程度のシリ
コン酸化膜４１を堆積し、更に全面に３Ｅ１５の砒素を
４０ＫｅＶのエネルギーで注入した後、１０００℃で１
０秒程度アニールして、拡散層（高濃度不純物拡散層）
１７及びＬＤＤ層１６の活性化を行う。
ジストを剥離した後に、基板全面に１０ｎｍ程度のシリ
コン酸化膜４１を堆積し、更に全面に３Ｅ１５の砒素を
４０ＫｅＶのエネルギーで注入した後、１０００℃で１
０秒程度アニールして、拡散層（高濃度不純物拡散層）
１７及びＬＤＤ層１６の活性化を行う。
【００２８】次に、バッファードフッ酸などを用いてシ
リコン酸化膜４１を除去して拡散層１７とゲート電極１
４及び２２の表面を露出させた後、図４（ｂ）に示すよ
うに全面にチタン膜４２を３０ｎｍ程度スパッタ法など
で形成する。
リコン酸化膜４１を除去して拡散層１７とゲート電極１
４及び２２の表面を露出させた後、図４（ｂ）に示すよ
うに全面にチタン膜４２を３０ｎｍ程度スパッタ法など
で形成する。
【００２９】図４（ｃ）に示すように、通常のサリサイ
ド法によって、チタン膜４２とシリコンを反応させて拡
散層１７の表面とゲート電極１４及び２２の表面とゲー
ト電極２２の露出している側面にチタンシリサイド１８
及び２３を形成した後、未反応のチタンを除去する。こ
のシリサイド反応の過程において、５ｎｍのシリコン酸
化膜２１で隔離されたゲート電極２３の側面と拡散層１
７とがチタンシリサイド層２３で接続される。
ド法によって、チタン膜４２とシリコンを反応させて拡
散層１７の表面とゲート電極１４及び２２の表面とゲー
ト電極２２の露出している側面にチタンシリサイド１８
及び２３を形成した後、未反応のチタンを除去する。こ
のシリサイド反応の過程において、５ｎｍのシリコン酸
化膜２１で隔離されたゲート電極２３の側面と拡散層１
７とがチタンシリサイド層２３で接続される。
【００３０】実施例２ 上記実施例１で、図１に示した活性領域の幅が非常に小
さい時、スペーサーを除去する領域４が位置合わせのズ
レによって活性領域１の外側にかかってしまう場合、ス
ペーサーを除去するシリコン酸化膜のエッチバックの際
に素子分離領域内のシリコン酸化膜をも掘り下げてしま
う可能性がある。これを回避するための手段を含む構成
を以下に説明する。
さい時、スペーサーを除去する領域４が位置合わせのズ
レによって活性領域１の外側にかかってしまう場合、ス
ペーサーを除去するシリコン酸化膜のエッチバックの際
に素子分離領域内のシリコン酸化膜をも掘り下げてしま
う可能性がある。これを回避するための手段を含む構成
を以下に説明する。
【００３１】図５は実施例２の構成を示す模式的断面図
であって、実施例１と平面的には同様であって、やはり
図１のＸ−Ｘ’での切断面を示している。
であって、実施例１と平面的には同様であって、やはり
図１のＸ−Ｘ’での切断面を示している。
【００３２】まず、ＬＯＣＯＳ法やトレンチ分離法を用
いて素子分離領域５２が形成されたシリコン基板５１の
表面には、ゲート酸化膜５３を介してトランジスタを形
成するための多結晶シリコンからなるゲート電極５４が
形成されており、ゲート電極５４の側面とシリコン基板
５１表面に接する様に１０ｎｍ程度の二酸化シリコン５
５を介してシリコン窒化膜からなるスペーサー５６が形
成されており、基板表面のうちゲート電極５４とスペー
サー５６によって定義される領域にはＬＤＤトランジス
タを構成する低濃度不純物拡散層５７と高濃度不純物拡
散層５８が形成されている。又、高濃度不純物拡散層５
８とゲート電極５４の表面には、低抵抗化のためにコバ
ルトシリサイド層５９が形成されている。これらによっ
てＮ型ＭＯＳＦＥＴ６０が構成されている。また、ＭＯ
ＳＦＥＴ６０のドレイン節点６１に対して電気的に接続
する目的で、シリコン基板５１と素子分離領域５２上に
ゲート酸化膜５３と同層のシリコン酸化膜６２を介して
ゲート電極と同じ配線層からなる電極６３が形成されて
いる。ここでもドレイン節点６１となる高濃度不純物拡
散層の表面と電極６３の表面乃至側面にはコバルトシリ
サイド層６４が形成され、両者を電気的に接続する役目
を担っている。なお、上記説明では、シリサイド層とし
てコバルトシリサイドを例に説明しているが、もちろん
その他のシリサイド、例えばチタンシリサイドやその他
の金属のシリサイドでも良いことは明らかである。
いて素子分離領域５２が形成されたシリコン基板５１の
表面には、ゲート酸化膜５３を介してトランジスタを形
成するための多結晶シリコンからなるゲート電極５４が
形成されており、ゲート電極５４の側面とシリコン基板
５１表面に接する様に１０ｎｍ程度の二酸化シリコン５
５を介してシリコン窒化膜からなるスペーサー５６が形
成されており、基板表面のうちゲート電極５４とスペー
サー５６によって定義される領域にはＬＤＤトランジス
タを構成する低濃度不純物拡散層５７と高濃度不純物拡
散層５８が形成されている。又、高濃度不純物拡散層５
８とゲート電極５４の表面には、低抵抗化のためにコバ
ルトシリサイド層５９が形成されている。これらによっ
てＮ型ＭＯＳＦＥＴ６０が構成されている。また、ＭＯ
ＳＦＥＴ６０のドレイン節点６１に対して電気的に接続
する目的で、シリコン基板５１と素子分離領域５２上に
ゲート酸化膜５３と同層のシリコン酸化膜６２を介して
ゲート電極と同じ配線層からなる電極６３が形成されて
いる。ここでもドレイン節点６１となる高濃度不純物拡
散層の表面と電極６３の表面乃至側面にはコバルトシリ
サイド層６４が形成され、両者を電気的に接続する役目
を担っている。なお、上記説明では、シリサイド層とし
てコバルトシリサイドを例に説明しているが、もちろん
その他のシリサイド、例えばチタンシリサイドやその他
の金属のシリサイドでも良いことは明らかである。
【００３３】以上の構造を実現するための製造方法につ
いて、図６乃至図８を用いて説明する。
いて、図６乃至図８を用いて説明する。
【００３４】まず、図６（ａ）に示すように、通常のＭ
ＯＳＦＥＴの製造方法に従って、Ｐ型の不純物が導入さ
れたシリコン基板５１上にＬＯＣＯＳ法あるいは溝分離
法によって素子分離領域５２を形成する。これらの表面
上には例えば５ｎｍ厚のシリコン酸化膜からなるゲート
酸化膜５３を介して、例えば１５０ｎｍ厚の多結晶シリ
コンからなるゲート電極材料が形成され、所望の形状に
パターニングしてゲート電極５４及び６３を形成する。
その後、全面に例えば５Ｅ１３の砒素を２０ＫｅＶのエ
ネルギーで注入してＬＤＤ層（低濃度不純物拡散層）５
６を形成する。
ＯＳＦＥＴの製造方法に従って、Ｐ型の不純物が導入さ
れたシリコン基板５１上にＬＯＣＯＳ法あるいは溝分離
法によって素子分離領域５２を形成する。これらの表面
上には例えば５ｎｍ厚のシリコン酸化膜からなるゲート
酸化膜５３を介して、例えば１５０ｎｍ厚の多結晶シリ
コンからなるゲート電極材料が形成され、所望の形状に
パターニングしてゲート電極５４及び６３を形成する。
その後、全面に例えば５Ｅ１３の砒素を２０ＫｅＶのエ
ネルギーで注入してＬＤＤ層（低濃度不純物拡散層）５
６を形成する。
【００３５】次に、ゲート電極５４及び６３の形成され
たシリコン基板上の全面にシリコン酸化膜５５を１０ｎ
ｍ程度堆積した後、更に全面に１００ｎｍ程度のシリコ
ン窒化膜６５を堆積する。ここでは、シリコン酸化膜を
堆積する代わりに熱酸化法によってシリコン基板５１と
ゲート電極５４及び６３の表面にシリコン酸化膜を形成
しても良い。
たシリコン基板上の全面にシリコン酸化膜５５を１０ｎ
ｍ程度堆積した後、更に全面に１００ｎｍ程度のシリコ
ン窒化膜６５を堆積する。ここでは、シリコン酸化膜を
堆積する代わりに熱酸化法によってシリコン基板５１と
ゲート電極５４及び６３の表面にシリコン酸化膜を形成
しても良い。
【００３６】次に異方性ドライエッチングによってエッ
チバックを施し、図６（ｃ）に示すように、ゲート電極
５４及び６３の側面にＳｉ3Ｎ4スペーサー５６を形成す
る。このとき、ゲート電極５４及び６３の側面とスペー
サー５６との間、及びスペーサー５６とシリコン基板５
１との間にはシリコン酸化膜５５が挟まれているため、
熱膨張係数の差によって基板内に結晶欠陥が発生するの
を抑えている。本実施例ではスペーサーの無い部分、つ
まり、ゲート電極５４及び６３の上面及びスペーサー部
分以外の基板上のシリコン酸化膜はエッチングの際に同
時に除去しているが、そのままエッチングせずに残存さ
せても良い。
チバックを施し、図６（ｃ）に示すように、ゲート電極
５４及び６３の側面にＳｉ3Ｎ4スペーサー５６を形成す
る。このとき、ゲート電極５４及び６３の側面とスペー
サー５６との間、及びスペーサー５６とシリコン基板５
１との間にはシリコン酸化膜５５が挟まれているため、
熱膨張係数の差によって基板内に結晶欠陥が発生するの
を抑えている。本実施例ではスペーサーの無い部分、つ
まり、ゲート電極５４及び６３の上面及びスペーサー部
分以外の基板上のシリコン酸化膜はエッチングの際に同
時に除去しているが、そのままエッチングせずに残存さ
せても良い。
【００３７】次に、図７（ａ）に示すように、全面に２
０ｎｍ程度のシリコン酸化膜７１を堆積する。続いて、
図１中のスペーサー開口部４を開口するためのマスクを
用いて、図７（ｂ）に示すようにフォトレジスト７２の
パターニングを行った後、このフォトレジスト７２をマ
スクにしてドライエッチングあるいはバッファードフッ
酸などを用いたウェットエッチングによって前記シリコ
ン酸化膜７１の一部を除去する。
０ｎｍ程度のシリコン酸化膜７１を堆積する。続いて、
図１中のスペーサー開口部４を開口するためのマスクを
用いて、図７（ｂ）に示すようにフォトレジスト７２の
パターニングを行った後、このフォトレジスト７２をマ
スクにしてドライエッチングあるいはバッファードフッ
酸などを用いたウェットエッチングによって前記シリコ
ン酸化膜７１の一部を除去する。
【００３８】次に、図７（ｃ）に示すように、フォトレ
ジスト７２を剥離した後に、リン酸などを用いた窒化膜
ウェットエッチングを行うことによって、シリコン酸化
膜７１で覆われていない部分のスペーサー５６を除去す
る。
ジスト７２を剥離した後に、リン酸などを用いた窒化膜
ウェットエッチングを行うことによって、シリコン酸化
膜７１で覆われていない部分のスペーサー５６を除去す
る。
【００３９】図８（ａ）に示すように、バッファードフ
ッ酸などを用いたウェットエッチングにより露出した部
分のシリコン酸化膜７１を除去する。このとき、エッチ
ング時間を調節して、スペーサー５６と基板５１及びゲ
ート電極５４及び６３との間に形成されているシリコン
酸化膜５５が必要以上にエッチングされないようにする
のが肝要である。
ッ酸などを用いたウェットエッチングにより露出した部
分のシリコン酸化膜７１を除去する。このとき、エッチ
ング時間を調節して、スペーサー５６と基板５１及びゲ
ート電極５４及び６３との間に形成されているシリコン
酸化膜５５が必要以上にエッチングされないようにする
のが肝要である。
【００４０】再度、基板全面に１０ｎｍ程度のシリコン
酸化膜８１を堆積し、更に全面に３Ｅ１５の砒素を４０
ＫｅＶのエネルギーで注入した後、１０００℃で１０秒
程度アニールして、拡散層（高濃度不純物拡散層）５８
及びＬＤＤ層５６の活性化を行う（図８（ｂ））。
酸化膜８１を堆積し、更に全面に３Ｅ１５の砒素を４０
ＫｅＶのエネルギーで注入した後、１０００℃で１０秒
程度アニールして、拡散層（高濃度不純物拡散層）５８
及びＬＤＤ層５６の活性化を行う（図８（ｂ））。
【００４１】次に、バッファードフッ酸などを用いてシ
リコン酸化膜８１を除去して拡散層５８とゲート電極５
４及び６３の表面を露出させた後、図８（ｃ）に示すよ
うに全面にコバルト膜８２を１０ｎｍ程度スパッタ法な
どで形成する。
リコン酸化膜８１を除去して拡散層５８とゲート電極５
４及び６３の表面を露出させた後、図８（ｃ）に示すよ
うに全面にコバルト膜８２を１０ｎｍ程度スパッタ法な
どで形成する。
【００４２】最後に、通常のサリサイド法によって、コ
バルト膜８２とシリコンを反応させて拡散層５８の表面
とゲート電極５４及び６３の表面とゲート電極６３の露
出している側面にコバルトシリサイド５９及び６４を形
成した後、未反応のコバルトを除去することで図５に示
す構造が得られる。このシリサイド反応の過程におい
て、５ｎｍのゲート酸化膜６２で隔離されたゲート電極
６４の側面と拡散層５８とがコバルトシリサイド層６４
で接続される。
バルト膜８２とシリコンを反応させて拡散層５８の表面
とゲート電極５４及び６３の表面とゲート電極６３の露
出している側面にコバルトシリサイド５９及び６４を形
成した後、未反応のコバルトを除去することで図５に示
す構造が得られる。このシリサイド反応の過程におい
て、５ｎｍのゲート酸化膜６２で隔離されたゲート電極
６４の側面と拡散層５８とがコバルトシリサイド層６４
で接続される。
【００４３】実施例３ 製造条件によっては金属シリサイド層がゲート電極と不
純物拡散層の境目で切れてしまい、金属シリサイド層の
みによって電気的接続を図ることができなくなる場合が
あるが、以下にこれを解決する実施例をＰ型基板にＮ型
ＭＯＳＦＥＴを形成する場合を例に挙げて説明する。図
９及び図１０にその製造工程を示す。
純物拡散層の境目で切れてしまい、金属シリサイド層の
みによって電気的接続を図ることができなくなる場合が
あるが、以下にこれを解決する実施例をＰ型基板にＮ型
ＭＯＳＦＥＴを形成する場合を例に挙げて説明する。図
９及び図１０にその製造工程を示す。
【００４４】１）まず、通常のＬＤＤ−ＭＯＳＦＥＴの
製造方法に沿って、シリコン基板１０１上に素子分離領
域１０２を形成し、基板表面を酸化して６ｎｍのゲート
ＳｉＯ2膜１０３を形成した後、２００ｎｍ程度の厚さ
のポリシリコンからなるゲート電極１０４を形成する。
次に、５×１０13程度の砒素イオンを２０ＫｅＶ程度の
エネルギーで注入し、ＬＤＤ層１０６を形成する。さら
に、全面にノンドープＳｉＯ2膜をＣＶＤ法によって１
００ｎｍ程度堆積した後、全面をエッチバックしてゲー
ト電極側壁にＬＤＤスペーサー１０７を形成する。２×
１０15程度の砒素イオンを注入してＮ型ソース・ドレイ
ン拡散層を形成する（図９（ａ））。
製造方法に沿って、シリコン基板１０１上に素子分離領
域１０２を形成し、基板表面を酸化して６ｎｍのゲート
ＳｉＯ2膜１０３を形成した後、２００ｎｍ程度の厚さ
のポリシリコンからなるゲート電極１０４を形成する。
次に、５×１０13程度の砒素イオンを２０ＫｅＶ程度の
エネルギーで注入し、ＬＤＤ層１０６を形成する。さら
に、全面にノンドープＳｉＯ2膜をＣＶＤ法によって１
００ｎｍ程度堆積した後、全面をエッチバックしてゲー
ト電極側壁にＬＤＤスペーサー１０７を形成する。２×
１０15程度の砒素イオンを注入してＮ型ソース・ドレイ
ン拡散層を形成する（図９（ａ））。
【００４５】２）共通コンタクトを形成すべき部分を含
むスペーサーを除去するためにフォトレジスト１０８を
パターニングし、これをマスクにして異方性プラズマ・
エッチング法あるいはバッファードフッ酸などを使った
ウェットエッチング法によって共通コンタクトを形成す
べき部分１０９の酸化膜スペーサー１０７を除去する
（図９（ｂ））。
むスペーサーを除去するためにフォトレジスト１０８を
パターニングし、これをマスクにして異方性プラズマ・
エッチング法あるいはバッファードフッ酸などを使った
ウェットエッチング法によって共通コンタクトを形成す
べき部分１０９の酸化膜スペーサー１０７を除去する
（図９（ｂ））。
【００４６】３）レジスト１０８を剥離した後、全面に
２×１０15程度Ａｓイオンを４０ＫｅＶ程度のエネルギ
ーで注入し、トランジスタのソース・ドレインを構成す
る高濃度不純物拡散層１１０を形成する（図９
（ｃ））。このイオン注入の前に、基板への結晶欠陥の
発生やチャネリングを防止するために１０ｎｍ程度の酸
化膜をＣＶＤ法などで形成しておくと更に望ましい。更
に、拡散層１１０とゲート電極１０４の上面にチタン、
ニッケルやコバルトなどのシリコンと反応して合金を生
成しうる高融点金属をスパッタ法などで被着させ、熱処
理を施してシリサイド層１１１を形成する（図１０
（ａ））。このとき、特にスパッタ法を用いるとステッ
プカバレッジに乏しいためにゲートの側壁にはシリサイ
ドが形成されにくい。また、側壁に形成されたとしても
ゲート酸化膜があるためにゲート電極１０４と拡散層１
１０は電気的に分離されやすくなる。
２×１０15程度Ａｓイオンを４０ＫｅＶ程度のエネルギ
ーで注入し、トランジスタのソース・ドレインを構成す
る高濃度不純物拡散層１１０を形成する（図９
（ｃ））。このイオン注入の前に、基板への結晶欠陥の
発生やチャネリングを防止するために１０ｎｍ程度の酸
化膜をＣＶＤ法などで形成しておくと更に望ましい。更
に、拡散層１１０とゲート電極１０４の上面にチタン、
ニッケルやコバルトなどのシリコンと反応して合金を生
成しうる高融点金属をスパッタ法などで被着させ、熱処
理を施してシリサイド層１１１を形成する（図１０
（ａ））。このとき、特にスパッタ法を用いるとステッ
プカバレッジに乏しいためにゲートの側壁にはシリサイ
ドが形成されにくい。また、側壁に形成されたとしても
ゲート酸化膜があるためにゲート電極１０４と拡散層１
１０は電気的に分離されやすくなる。
【００４７】また、特にスペーサーを除去する際に異方
性エッチングを行うとゲート電極１０４の側壁に５から
２０ｎｍの酸化膜が残存する事もあるので、この場合に
もゲート電極１０４と拡散層１１０は電気的に分離され
る。
性エッチングを行うとゲート電極１０４の側壁に５から
２０ｎｍの酸化膜が残存する事もあるので、この場合に
もゲート電極１０４と拡散層１１０は電気的に分離され
る。
【００４８】４）上記の工程で形成されたトランジスタ
を含む基板表面全面に、ノンドープＳｉＯ2膜１１２を
ＣＶＤで１００ｎｍ程度堆積した後、ＢＰＳＧ膜１１３
をＣＶＤ法により１０００ｎｍ程度堆積し、全面をＣＭ
Ｐ法で平坦化する。更に、レジスト・マスクを使って、
上記通常のコンタクトを開口して、異方性エッチングに
よってＢＰＳＧ膜１１３およびノンドープＳｉＯ2膜１
１２をエッチングして、拡散層上のシリサイド層１１１
またはゲート電極に達するコンタクト孔１１４を形成す
る（図１０（ｂ））。
を含む基板表面全面に、ノンドープＳｉＯ2膜１１２を
ＣＶＤで１００ｎｍ程度堆積した後、ＢＰＳＧ膜１１３
をＣＶＤ法により１０００ｎｍ程度堆積し、全面をＣＭ
Ｐ法で平坦化する。更に、レジスト・マスクを使って、
上記通常のコンタクトを開口して、異方性エッチングに
よってＢＰＳＧ膜１１３およびノンドープＳｉＯ2膜１
１２をエッチングして、拡散層上のシリサイド層１１１
またはゲート電極に達するコンタクト孔１１４を形成す
る（図１０（ｂ））。
【００４９】４）次にコンタクト孔１１４内には、全面
に３０ｎｍ程度のチタン膜、続いて１００ｎｍ程度の窒
化チタン膜をスパッタ法によって堆積してバリアメタル
層１１５を形成する。続いて、タングステンを全面にＣ
ＶＤ法で堆積した後にエッチバックする事によって、コ
ンタクト孔１１４の内部にタングステンプラグ１１６を
埋設することにより図１０（ｃ）に示す構成が得られ
る。
に３０ｎｍ程度のチタン膜、続いて１００ｎｍ程度の窒
化チタン膜をスパッタ法によって堆積してバリアメタル
層１１５を形成する。続いて、タングステンを全面にＣ
ＶＤ法で堆積した後にエッチバックする事によって、コ
ンタクト孔１１４の内部にタングステンプラグ１１６を
埋設することにより図１０（ｃ）に示す構成が得られ
る。
【００５０】この製造方法にも更に改善すべき点があ
る。例えば、ＳＲＡＭのような極めて微細な拡散層を実
現しなければならない場合、図１１の平面図に示したよ
うに共通コンタクト孔５が活性領域１から外れて素子分
離領域に掛かってしまうことがある。この場合、当然の
ことながらスペーサーを除去する際のマスク４も素子分
離領域に掛かってしまうことが予想される。スペーサー
除去の際のエッチング工程では通常３０％から１００％
のオーバーエッチを行わないとウェハー全面で均一に除
去されないので、ウェットエッチングなどの等方性エッ
チングの場合には、図１２（ａ）に示すように、また、
異方性エッチングの場合には、図１２（ｂ）に示すよう
に素子分離に埋設された絶縁膜もエッチングされてしま
う。尚、図１２は、図１１のＹ−Ｙ’での断面図を示し
ている。このとき出来た細くて深い溝（１１６、１１
７）はステップカバレッジの良くない層間膜堆積時に埋
め込むことは出来ず、デバイス完成時まで残ってしま
い、信頼性上の問題を引き起こす可能性がある。この点
を改善するための実施例を次に示す。
る。例えば、ＳＲＡＭのような極めて微細な拡散層を実
現しなければならない場合、図１１の平面図に示したよ
うに共通コンタクト孔５が活性領域１から外れて素子分
離領域に掛かってしまうことがある。この場合、当然の
ことながらスペーサーを除去する際のマスク４も素子分
離領域に掛かってしまうことが予想される。スペーサー
除去の際のエッチング工程では通常３０％から１００％
のオーバーエッチを行わないとウェハー全面で均一に除
去されないので、ウェットエッチングなどの等方性エッ
チングの場合には、図１２（ａ）に示すように、また、
異方性エッチングの場合には、図１２（ｂ）に示すよう
に素子分離に埋設された絶縁膜もエッチングされてしま
う。尚、図１２は、図１１のＹ−Ｙ’での断面図を示し
ている。このとき出来た細くて深い溝（１１６、１１
７）はステップカバレッジの良くない層間膜堆積時に埋
め込むことは出来ず、デバイス完成時まで残ってしま
い、信頼性上の問題を引き起こす可能性がある。この点
を改善するための実施例を次に示す。
【００５１】実施例４ Ｐ型基板にＮ型ＭＯＳＦＥＴを形成する場合を例に挙げ
て、図１３〜１５に示す工程断面図を参照して説明す
る。
て、図１３〜１５に示す工程断面図を参照して説明す
る。
【００５２】１）まず、通常のＬＤＤ−ＭＯＳＦＥＴの
製造方法に沿って、シリコン基板上１２１に素子分離領
域１２２を形成し、基板表面を酸化して６ｎｍのゲート
ＳｉＯ2膜１２３を形成した後、２００ｎｍ程度の厚さ
のポリシリコンからなるゲート電極１２４を形成する。
次に、５×１０13程度Ａｓイオンを２０ＫｅＶ程度のエ
ネルギーで注入し、ＬＤＤ層１２６を形成する。さら
に、全面にノンドープＳｉ3Ｎ4膜１２５を減圧ＣＶＤ法
によって２０ｎｍ程度堆積する（図１３（ａ））。
製造方法に沿って、シリコン基板上１２１に素子分離領
域１２２を形成し、基板表面を酸化して６ｎｍのゲート
ＳｉＯ2膜１２３を形成した後、２００ｎｍ程度の厚さ
のポリシリコンからなるゲート電極１２４を形成する。
次に、５×１０13程度Ａｓイオンを２０ＫｅＶ程度のエ
ネルギーで注入し、ＬＤＤ層１２６を形成する。さら
に、全面にノンドープＳｉ3Ｎ4膜１２５を減圧ＣＶＤ法
によって２０ｎｍ程度堆積する（図１３（ａ））。
【００５３】２） 全面にノンドープＳｉＯ2膜をＣＶ
Ｄ法によって１００ｎｍ程度堆積した後、窒化膜１２５
に対して選択比が少なくとも３：１以上あるエッチング
条件で全面の酸化膜をエッチバックしてゲート電極側壁
にＬＤＤスペーサー１０７を形成する（図１３
（ｂ））。
Ｄ法によって１００ｎｍ程度堆積した後、窒化膜１２５
に対して選択比が少なくとも３：１以上あるエッチング
条件で全面の酸化膜をエッチバックしてゲート電極側壁
にＬＤＤスペーサー１０７を形成する（図１３
（ｂ））。
【００５４】３）共通コンタクトを形成すべき部分を含
むスペーサーを除去するためのレジスト・マスク１２８
を形成し、これをマスクにして酸化膜に対する選択比が
少なくとも３：１以上あるエッチング条件の酸化膜ドラ
イエッチング、あるいはバッファード・フッ酸などを使
ったウェットエッチング法によって該マスク開口部の共
通コンタクトを形成すべき部分１２９に露出するスペー
サーを除去する（図１３（ｃ））。
むスペーサーを除去するためのレジスト・マスク１２８
を形成し、これをマスクにして酸化膜に対する選択比が
少なくとも３：１以上あるエッチング条件の酸化膜ドラ
イエッチング、あるいはバッファード・フッ酸などを使
ったウェットエッチング法によって該マスク開口部の共
通コンタクトを形成すべき部分１２９に露出するスペー
サーを除去する（図１３（ｃ））。
【００５５】４）レジスト・マスク１２８を剥離した
後、ドライエッチングあるいは燐酸などを使ったウェッ
トエッチング法によって、露出した窒化膜１２５を除去
する（図１４（ａ））。
後、ドライエッチングあるいは燐酸などを使ったウェッ
トエッチング法によって、露出した窒化膜１２５を除去
する（図１４（ａ））。
【００５６】５） 全面に２×１０15程度Ａｓイオンを
４０ＫｅＶ程度のエネルギーで注入し、トランジスタの
ソース・ドレインを構成する高濃度不純物拡散層１３０
を形成する。このイオン注入の前に、基板への結晶欠陥
の発生やチャネリングを防止するために１０ｎｍ程度の
酸化膜（不図示）をＣＶＤ法などで形成しておくと更に
望ましい。更に、拡散層１３０とゲート電極１２４の上
面にチタンやコバルトなどの高融点金属をスパッタ法な
どで被着させ、熱処理を施してシリサイド化し、シリサ
イド層１３１を形成する（図１４（ｂ））。このとき、
特にスパッタ法を用いるとステップカバレッジに乏しい
ためにゲートの側壁にはシリサイドが形成されにくい。
また、側壁に形成されたとしてもゲート酸化膜があるた
めにゲートと拡散層は電気的に分離されている。
４０ＫｅＶ程度のエネルギーで注入し、トランジスタの
ソース・ドレインを構成する高濃度不純物拡散層１３０
を形成する。このイオン注入の前に、基板への結晶欠陥
の発生やチャネリングを防止するために１０ｎｍ程度の
酸化膜（不図示）をＣＶＤ法などで形成しておくと更に
望ましい。更に、拡散層１３０とゲート電極１２４の上
面にチタンやコバルトなどの高融点金属をスパッタ法な
どで被着させ、熱処理を施してシリサイド化し、シリサ
イド層１３１を形成する（図１４（ｂ））。このとき、
特にスパッタ法を用いるとステップカバレッジに乏しい
ためにゲートの側壁にはシリサイドが形成されにくい。
また、側壁に形成されたとしてもゲート酸化膜があるた
めにゲートと拡散層は電気的に分離されている。
【００５７】６）実施例３と同様に、上記の工程で形成
されたトランジスタを含む基板表面全面に、ノンドープ
ＳｉＯ2膜をＣＶＤで１００ｎｍ堆積した後、ＢＰＳＧ
膜１３２をＣＶＤ法により１０００ｎｍ程度堆積し、全
面をＣＭＰ法で平坦化する。更に、レジスト・マスクを
使って、上記通常のコンタクトを開口して、異方性エッ
チングによってＢＰＳＧ膜およびノンドープＳｉＯ2膜
をエッチングして、拡散層またはゲート電極に達するコ
ンタクト孔を形成する。コンタクト孔内には、全面に３
０ｎｍ程度のチタン膜、続いて１００ｎｍ程度の窒化チ
タン膜をスパッタ法によって堆積してバリアメタル層を
形成する。続いて、タングステンを全面にＣＶＤ法で堆
積した後にエッチバックする事によって、コンタクト孔
の内部にタングステンを埋設する。（図１４（ｃ））。
されたトランジスタを含む基板表面全面に、ノンドープ
ＳｉＯ2膜をＣＶＤで１００ｎｍ堆積した後、ＢＰＳＧ
膜１３２をＣＶＤ法により１０００ｎｍ程度堆積し、全
面をＣＭＰ法で平坦化する。更に、レジスト・マスクを
使って、上記通常のコンタクトを開口して、異方性エッ
チングによってＢＰＳＧ膜およびノンドープＳｉＯ2膜
をエッチングして、拡散層またはゲート電極に達するコ
ンタクト孔を形成する。コンタクト孔内には、全面に３
０ｎｍ程度のチタン膜、続いて１００ｎｍ程度の窒化チ
タン膜をスパッタ法によって堆積してバリアメタル層を
形成する。続いて、タングステンを全面にＣＶＤ法で堆
積した後にエッチバックする事によって、コンタクト孔
の内部にタングステンを埋設する。（図１４（ｃ））。
【００５８】その後、前記実施例３と同様に、層間絶縁
膜１３２を積層した後（図１５（ａ））、フォトレジス
ト１３３を用いてコンタクト孔１３４を層間絶縁膜１３
２の所定部位に形成し（図１５（ｂ））、レジスト剥離
後、バリア膜１３５及びコンタクトプラグ１３６を埋め
込んで図１５（ｃ）に示す半導体装置を得る。
膜１３２を積層した後（図１５（ａ））、フォトレジス
ト１３３を用いてコンタクト孔１３４を層間絶縁膜１３
２の所定部位に形成し（図１５（ｂ））、レジスト剥離
後、バリア膜１３５及びコンタクトプラグ１３６を埋め
込んで図１５（ｃ）に示す半導体装置を得る。
【００５９】図１６に示したように、スペーサーを除去
するためのマスクが素子分離領域に掛かった場合でも窒
化膜１２５がストッパーとなって、素子分離に埋設され
た絶縁膜がエッチングされることはない。
するためのマスクが素子分離領域に掛かった場合でも窒
化膜１２５がストッパーとなって、素子分離に埋設され
た絶縁膜がエッチングされることはない。
【００６０】以上の本発明の実施例は、ＮＭＯＳＦＥＴ
によって構成されているが、もちろんＰＭＯＳＦＥＴや
両者を組み合わせたＣＭＯＳによって構成することもで
きる。
によって構成されているが、もちろんＰＭＯＳＦＥＴや
両者を組み合わせたＣＭＯＳによって構成することもで
きる。
【００６１】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法は、ゲート側壁のスペーサーを部分
的に除去するだけで、サリサイド工程で自動的にゲート
電極と拡散層とを電気的に接続できるので、接続のため
の工程増加を最小限に抑えることができる。又、シリサ
イド化された拡散層の下全面が高濃度の拡散層で覆われ
ているため、コンタクト形成後にイオン注入を行わなく
ても電流リークが起こらないという効果も特筆すべき点
である。
置及びその製造方法は、ゲート側壁のスペーサーを部分
的に除去するだけで、サリサイド工程で自動的にゲート
電極と拡散層とを電気的に接続できるので、接続のため
の工程増加を最小限に抑えることができる。又、シリサ
イド化された拡散層の下全面が高濃度の拡散層で覆われ
ているため、コンタクト形成後にイオン注入を行わなく
ても電流リークが起こらないという効果も特筆すべき点
である。
【００６２】また、製造条件等によってシリサイド層が
ゲート電極側壁に形成されないような場合であっても、
その部分に共通コンタクト孔を形成し、埋め込まれたコ
ンタクトプラグでゲート電極と高濃度不純物拡散層とを
電気的に接続でき、コンタクト孔底にあたる基板にはシ
リサイド層で覆われた高濃度不純物拡散層があるため、
基板への電流リークはない。
ゲート電極側壁に形成されないような場合であっても、
その部分に共通コンタクト孔を形成し、埋め込まれたコ
ンタクトプラグでゲート電極と高濃度不純物拡散層とを
電気的に接続でき、コンタクト孔底にあたる基板にはシ
リサイド層で覆われた高濃度不純物拡散層があるため、
基板への電流リークはない。
【００６３】更に、ＳＲＡＭのような極めて微細な拡散
層を実現しなければならない場合であっても、ＬＤＤ−
ＭＯＳＦＥＴを構成する側壁スペーサーを酸化膜／窒化
膜／酸化膜または酸化膜／窒化膜の積層構造とし、形成
される窒化膜を酸化膜除去の際のエッチングストッパと
して機能させることにより、側壁スペーサーを除去する
場合の開口部がたとえ素子分離にかかったとしても、素
子分離に埋設された絶縁膜がエッチングされることはな
い。
層を実現しなければならない場合であっても、ＬＤＤ−
ＭＯＳＦＥＴを構成する側壁スペーサーを酸化膜／窒化
膜／酸化膜または酸化膜／窒化膜の積層構造とし、形成
される窒化膜を酸化膜除去の際のエッチングストッパと
して機能させることにより、側壁スペーサーを除去する
場合の開口部がたとえ素子分離にかかったとしても、素
子分離に埋設された絶縁膜がエッチングされることはな
い。
【図１】本発明による半導体装置の一実施形態の構成を
示す平面図である。
示す平面図である。
【図２】本発明による半導体装置の一実施形態の構成を
示すもので、図１のＸ−Ｘ’での模式的断面図である。
示すもので、図１のＸ−Ｘ’での模式的断面図である。
【図３】図２の半導体装置の製造方法を示す工程図であ
る。
る。
【図４】図２の半導体装置の製造方法を示す工程図であ
る。
る。
【図５】本発明による半導体装置の別の実施形態の構成
を示すもので、図１のＸ−Ｘ’での模式的断面図であ
る。
を示すもので、図１のＸ−Ｘ’での模式的断面図であ
る。
【図６】図５の半導体装置の製造方法を示す工程図であ
る。
る。
【図７】図５の半導体装置の製造方法を示す工程図であ
る。
る。
【図８】図５の半導体装置の製造方法を示す工程図であ
る。
る。
【図９】本発明の第３の実施例を説明する工程断面図で
ある。
ある。
【図１０】本発明の第３の実施例を説明する残りの工程
断面図である。
断面図である。
【図１１】スペーサー開口部が素子分離領域にかかって
しまった場合の平面図である。
しまった場合の平面図である。
【図１２】図１１に示す場合に素子分離領域がエッチン
グされる状態を示す図１１のＹ−Ｙ’での断面図であ
り、（ａ）は等方性エッチング、（ｂ）は異方性エッチ
ングを施した場合を示している。
グされる状態を示す図１１のＹ−Ｙ’での断面図であ
り、（ａ）は等方性エッチング、（ｂ）は異方性エッチ
ングを施した場合を示している。
【図１３】本発明の第４の実施例を説明する工程断面図
である。
である。
【図１４】本発明の第４の実施例を説明する残りの工程
断面図である。
断面図である。
【図１５】本発明の第４の実施例を説明する残りの工程
断面図である。
断面図である。
【図１６】本発明の第４の実施例を実施した場合の図１
１Ｙ−Ｙ’での断面図である。
１Ｙ−Ｙ’での断面図である。
【図１７】従来のＣＭＯＳの模式的断面図である。
【図１８】従来の別のＣＭＯＳの製造工程を示す模式的
断面図である。
断面図である。
１ 活性領域 ２，３ ゲート電極 ４ スペーサー開口部 １１，５１，１０１，１２１ シリコン基板 １２，５２，１０２，１２２ 素子分離領域 １３，２１，５３，６２，１０３，１２３ ゲート酸化
膜 １４，２２，５４，６３，１０４，１２４ ゲート電極 １５ ＳｉＯ2スペーサー １６，５７，１０６，１２６ 低濃度不純物拡散層 １７，５８，１０７，１３０ 高濃度不純物拡散層 １８，２３ チタンシリサイド １９，６０ ＮＭＯＳＦＥＴ ２０，６１ ドレイン節点 ３１，７２ フォトレジスト ４１，５５，７１，８１ シリコン酸化膜 ４２ チタン ５６ Ｓｉ3Ｎ4スペーサー ５９，６４ コバルトシリサイド ６５ シリコン窒化膜 ８２ コバルト １１１，１３１ シリサイド層 １２５ 窒化膜
膜 １４，２２，５４，６３，１０４，１２４ ゲート電極 １５ ＳｉＯ2スペーサー １６，５７，１０６，１２６ 低濃度不純物拡散層 １７，５８，１０７，１３０ 高濃度不純物拡散層 １８，２３ チタンシリサイド １９，６０ ＮＭＯＳＦＥＴ ２０，６１ ドレイン節点 ３１，７２ フォトレジスト ４１，５５，７１，８１ シリコン酸化膜 ４２ チタン ５６ Ｓｉ3Ｎ4スペーサー ５９，６４ コバルトシリサイド ６５ シリコン窒化膜 ８２ コバルト １１１，１３１ シリサイド層 １２５ 窒化膜
Claims (12)
- 【請求項１】 素子分離領域の形成されたシリコン基板
の主表面に形成されたゲート絶縁膜、多結晶シリコンか
らなるゲート電極、該ゲート電極側壁にＬＤＤ−ＭＯＳ
ＦＥＴ形成のためのスペーサー、及び高濃度不純物拡散
層を有する半導体装置において、少なくとも高濃度不純
物拡散層形成前に、高濃度不純物拡散層との電気的接続
を図る部分の該高濃度不純物層に隣接するゲート側壁に
一旦形成されたスペーサーが除去されており、該除去後
に形成された高濃度不純物拡散層上に形成された金属シ
リサイドを介して、前記ゲート電極と前記高濃度不純物
拡散層が電気的に接続されることを特徴とする半導体装
置。 - 【請求項２】 前記金属シリサイドが前記ゲート電極の
上面及び一部の側面にも形成されており、該側面から前
記高濃度不純物拡散層露出面上にかけて連続して形成さ
れた金属シリサイドにより前記ゲート電極と前記高濃度
不純物拡散層とが電気的に接続されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、
前記ゲート電極及び高濃度不純物拡散層の両方を上部配
線に同時接続する共通コンタクトと、前記ゲート電極又
は前記拡散層のいずれか一方を上部配線に接続する通常
コンタクトを有し、該共通コンタクトに埋め込まれたコ
ンタクトプラグにより前記ゲート電極側面と前記高濃度
不純物拡散層とが該拡散層上に形成された金属シリサイ
ドを介して電気的に接続されていることを特徴とする半
導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、
前記共通コンタクトとシリコン基板上に形成された高濃
度不純物拡散層とが対峙する部分に形成される金属シリ
サイド層は、少なくともコンタクトが形成されていない
高濃度拡散層表面に形成される金属シリサイド層と同じ
かそれよりも厚く形成されていることを特徴とする半導
体装置。 - 【請求項５】 前記側壁スペーサーが酸化膜である請求
項１の半導体装置。 - 【請求項６】 前記側壁スペーサーが酸化膜／窒化膜／
酸化膜または酸化膜／窒化膜の積層構造であることを特
徴とする請求項１の半導体装置。 - 【請求項７】 少なくとも、（１）シリコン基板の主表
面に素子分離を行う工程、（２）ゲート絶縁膜を形成す
る工程、（３）ゲート電極を形成する工程、（４）ゲー
ト電極側壁にＬＤＤ−ＭＯＳＦＥＴ製造のためのスペー
サーを形成する工程、（５）該形成された側壁スペーサ
ーの一部を除去する工程、（６）前記素子分離と前記ゲ
ート電極によって定義される領域に高濃度不純物拡散層
を形成する工程、及び（７）少なくとも前記高濃度不純
物拡散層露出面上全面に金属シリサイド層を形成する工
程を含む半導体装置の製造方法であって、該側壁スペー
サーの除去されたゲート電極の側面と高濃度不純物拡散
層が前記（７）の工程により形成された金属シリサイド
を介して電気的に接続されることを特徴とする半導体装
置の製造方法。 - 【請求項８】 前記（７）の工程において、金属シリサ
イド層を、前記ゲート電極側面から前記高濃度不純物拡
散層露出面上にかけて連続して形成することを特徴とす
る請求項７に記載の半導体装置の製造方法。 - 【請求項９】 請求項７に記載の半導体装置の製造方法
において、（８）ゲート電極及び高濃度不純物拡散層上
に絶縁膜を形成する工程、（９）該絶縁膜にゲート電極
及び高濃度不純物拡散層の両方に接続する共通コンタク
トを開口する工程、及び（１０）該共通コンタクトにコ
ンタクトプラグを埋設する工程とを有し、前記共通コン
タクトに埋設されたコンタクトプラグにより、前記ゲー
ト電極と高濃度不純物拡散層とが、前記金属シリサイド
を介して電気的に接続されていることを特徴とする前記
方法。 - 【請求項１０】 前記側壁スペーサーがシリコン酸化膜
である請求項７の半導体装置の製造方法。 - 【請求項１１】 前記側壁スペーサーが酸化膜／窒化膜
／酸化膜または酸化膜／窒化膜の積層構造であることを
特徴とする請求項７の半導体装置の製造方法。 - 【請求項１２】 ゲート電極形成後の基板主表面全面に
窒化膜の薄層を形成した後、酸化膜を形成し、エッチバ
ックしてゲート電極側壁にスペーサーを形成し、該形成
されたスペーサーの一部を除去する際に、前記窒化膜を
エッチングストッパーとして酸化膜の除去を行った後、
露出する窒化膜の除去を行うことを特徴とする請求項１
１に記載の半導体装置の製造方法。
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