JP2738333B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にコバルトジシリサイド（ＣｏＳｉ2 ）膜を用
いたサイサイド（Ｓａｌｉｃｉｄｅ；Ｓｅｌｆ−Ａｌｉ
ｇｎｅｄ−Ｓｉｌｉｃｉｄｅ）構造のＭＯＳ型半導体装
置の製造方法に関する
関し、特にコバルトジシリサイド（ＣｏＳｉ2 ）膜を用
いたサイサイド（Ｓａｌｉｃｉｄｅ；Ｓｅｌｆ−Ａｌｉ
ｇｎｅｄ−Ｓｉｌｉｃｉｄｅ）構造のＭＯＳ型半導体装
置の製造方法に関する
【従来の技術】チタンシリサイド（ＴｉＳｉ2 ）膜を用
いたサリサイド構造のＭＯＳ型半導体装置は、よく知ら
れている。このようなＭＯＳ型半導体装置では、多結晶
シリコン膜からなるゲート電極の上面と拡散層の表面と
にＴｉＳｉ2 膜が選択的に形成されおり、拡散層の抵抗
と配線としてのゲート電極の抵抗とが大幅に低減され、
半導体装置の高速化，高性能化に大きく寄与している。
しかしながら半導体素子のさらなる微細化に伴ない、次
のような現象の存在が知られるようになった。Ｎ+ 型拡
散層およびＮ+ 型多結晶シリコン膜からなるゲート電極
における砒素（Ａｓ）の高濃度化やこれらのパターン端
部における応力の影響の増大に起因して、ＴｉＳｉ2 膜
のＣ４９構造からＣ５４構造への相転移の遅れ（ずれ）
が生じる。また、浅いＰＮ接合への対応のためのＴｉＳ
ｉ2 膜の薄膜化に起因して急速熱処理時にＴｉＳｉ2 膜
の凝集が起り、その結果、微細パターンにおけるＴｉＳ
ｉ2膜の抵抗が逆に上昇する。
いたサリサイド構造のＭＯＳ型半導体装置は、よく知ら
れている。このようなＭＯＳ型半導体装置では、多結晶
シリコン膜からなるゲート電極の上面と拡散層の表面と
にＴｉＳｉ2 膜が選択的に形成されおり、拡散層の抵抗
と配線としてのゲート電極の抵抗とが大幅に低減され、
半導体装置の高速化，高性能化に大きく寄与している。
しかしながら半導体素子のさらなる微細化に伴ない、次
のような現象の存在が知られるようになった。Ｎ+ 型拡
散層およびＮ+ 型多結晶シリコン膜からなるゲート電極
における砒素（Ａｓ）の高濃度化やこれらのパターン端
部における応力の影響の増大に起因して、ＴｉＳｉ2 膜
のＣ４９構造からＣ５４構造への相転移の遅れ（ずれ）
が生じる。また、浅いＰＮ接合への対応のためのＴｉＳ
ｉ2 膜の薄膜化に起因して急速熱処理時にＴｉＳｉ2 膜
の凝集が起り、その結果、微細パターンにおけるＴｉＳ
ｉ2膜の抵抗が逆に上昇する。
【０００２】このような事象に対して、微細パターンで
ＴｉＳｉ2 膜より低い抵抗が得られるＣｏＳｉ2 膜を用
いてサリサイド構造のＭＯＳ型半導体装置を形成するこ
とが報告されている。
ＴｉＳｉ2 膜より低い抵抗が得られるＣｏＳｉ2 膜を用
いてサリサイド構造のＭＯＳ型半導体装置を形成するこ
とが報告されている。
【０００３】半導体装置の製造工程の断面模式図である
図３を参照すると、例えばアントニオ・シー・ベルチ等
（Ａｎｔｏｎｉｏ−Ｃ．Ｂｅｒｔｉ，ｅｔ．ａｌ．）に
よるプロシーディング−オブ−１９９２，アイ・イー・
イー・イー−ヴィ・エル・エス・アイ−マルチレベル−
インターコネクション−カンファレンス，２６７−２７
３頁（Ｐｒｏｃｅｅｄｉｎｇ−ｏｆ−１９９２，ＩＥＥ
Ｅ−ＶＬＳＩ−Ｍｕｌｔｉｌｅｖｅｌ−Ｉｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ−Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ２６７
−２７３）の報告によると、ＣｏＳｉ2 膜を用いたサリ
サイド構造のＭＯＳ型半導体装置における例えばＮチャ
ネルＭＯＳトランジスタは、以下のように形成される。
図３を参照すると、例えばアントニオ・シー・ベルチ等
（Ａｎｔｏｎｉｏ−Ｃ．Ｂｅｒｔｉ，ｅｔ．ａｌ．）に
よるプロシーディング−オブ−１９９２，アイ・イー・
イー・イー−ヴィ・エル・エス・アイ−マルチレベル−
インターコネクション−カンファレンス，２６７−２７
３頁（Ｐｒｏｃｅｅｄｉｎｇ−ｏｆ−１９９２，ＩＥＥ
Ｅ−ＶＬＳＩ−Ｍｕｌｔｉｌｅｖｅｌ−Ｉｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ−Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ２６７
−２７３）の報告によると、ＣｏＳｉ2 膜を用いたサリ
サイド構造のＭＯＳ型半導体装置における例えばＮチャ
ネルＭＯＳトランジスタは、以下のように形成される。
【０００４】まず、Ｐ型シリコン基板２０１表面の素子
分離領域にはＬＯＣＯＳ型のフィールド酸化膜２０２が
形成され、素子形成領域には熱酸化による膜厚１１ｎｍ
のゲート酸化膜２０３が形成される。全面にノンドープ
の多結晶シリコン膜が形成され、この多結晶シリコン膜
がゲート電極と同形にパターニングされる。ＴＥＯＳ酸
化膜が全面に形成され、これがエッチバックされて多結
晶シリコン膜パターンの側面にこのＴＥＯＳ酸化膜から
なるサイドウォール・スペーサ２０５が形成される。
５．０×１０15ｃｍ-2の砒素のイオン注入が行なわれ、
Ｐ型シリコン基板２０１表面の素子形成領域にはサイド
ウォール・スペーサ２０５に自己整合的にＮ+ 型拡散層
２０７が形成され、上記多結晶シリコン膜パターンはＮ
+ 型の多結晶シリコン膜からなるゲート電極２０４にな
る〔図３（ａ）〕。
分離領域にはＬＯＣＯＳ型のフィールド酸化膜２０２が
形成され、素子形成領域には熱酸化による膜厚１１ｎｍ
のゲート酸化膜２０３が形成される。全面にノンドープ
の多結晶シリコン膜が形成され、この多結晶シリコン膜
がゲート電極と同形にパターニングされる。ＴＥＯＳ酸
化膜が全面に形成され、これがエッチバックされて多結
晶シリコン膜パターンの側面にこのＴＥＯＳ酸化膜から
なるサイドウォール・スペーサ２０５が形成される。
５．０×１０15ｃｍ-2の砒素のイオン注入が行なわれ、
Ｐ型シリコン基板２０１表面の素子形成領域にはサイド
ウォール・スペーサ２０５に自己整合的にＮ+ 型拡散層
２０７が形成され、上記多結晶シリコン膜パターンはＮ
+ 型の多結晶シリコン膜からなるゲート電極２０４にな
る〔図３（ａ）〕。
【０００５】次に、スパッタリングにより全面に膜厚２
０ｎｍのコバルト膜２０８が形成される。その後、約４
７５℃の窒素雰囲気で第１の急速熱処理が行なわれ、Ｎ
+ 型拡散層２０７表面およびゲート電極２０４上面には
それぞれ自己整合的にＣｏＳｉ膜２０９ａおよびＣｏＳ
ｉ膜２０９ｂが形成され、フィールド酸化膜２０２表面
およびサイドウォール・スペーサ２０５表面にのみ（未
反応の）コバルト膜２０８が残置する〔図３（ｂ）〕。
０ｎｍのコバルト膜２０８が形成される。その後、約４
７５℃の窒素雰囲気で第１の急速熱処理が行なわれ、Ｎ
+ 型拡散層２０７表面およびゲート電極２０４上面には
それぞれ自己整合的にＣｏＳｉ膜２０９ａおよびＣｏＳ
ｉ膜２０９ｂが形成され、フィールド酸化膜２０２表面
およびサイドウォール・スペーサ２０５表面にのみ（未
反応の）コバルト膜２０８が残置する〔図３（ｂ）〕。
【０００６】次に、上記未反応のコバルト膜２０８がウ
ェット・エッチングにより選択的に除去される。７００
℃の窒素雰囲気で第２の急速熱処理が行なわれ、上記Ｃ
ｏＳｉ膜２０９ａ，２０９ｂがＣｏＳｉ2 膜２１０ａ，
２１０ｂに変換される。ＣｏＳｉ2 膜２１０ａ，２１０
ｂの膜厚は、７０ｎｍ程度である〔図３（ｃ）〕。な
お、急速熱処理を２段階で行なわずに、例えば７００℃
の急速熱処理のみを行なう場合、シリサイド化反応が急
速なため、例えばＮ+ 型拡散層２０７表面に形成される
ＣｏＳｉ2 膜がサイドウォール・スペーサ２０５表面に
沿って競上り易くなる。このため、未反応のコバルト膜
の選択的な除去によっても、このＣｏＳｉ2 膜とゲート
電極２０４上面に形成されるＣｏＳｉ2 膜との間のリー
ク，短絡を完全に防ぐことが困難になる。
ェット・エッチングにより選択的に除去される。７００
℃の窒素雰囲気で第２の急速熱処理が行なわれ、上記Ｃ
ｏＳｉ膜２０９ａ，２０９ｂがＣｏＳｉ2 膜２１０ａ，
２１０ｂに変換される。ＣｏＳｉ2 膜２１０ａ，２１０
ｂの膜厚は、７０ｎｍ程度である〔図３（ｃ）〕。な
お、急速熱処理を２段階で行なわずに、例えば７００℃
の急速熱処理のみを行なう場合、シリサイド化反応が急
速なため、例えばＮ+ 型拡散層２０７表面に形成される
ＣｏＳｉ2 膜がサイドウォール・スペーサ２０５表面に
沿って競上り易くなる。このため、未反応のコバルト膜
の選択的な除去によっても、このＣｏＳｉ2 膜とゲート
電極２０４上面に形成されるＣｏＳｉ2 膜との間のリー
ク，短絡を完全に防ぐことが困難になる。
【０００７】別のＣｏＳｉ2 膜によるサリサイド構造の
ＭＯＳ型半導体装置の形成方法が、チー−シー・ウェイ
等（Ｃｈｉｈ−Ｓｈｉｈ−Ｗｅｉ，ｅｔ．ａｌ．）によ
るプロシーディング−オブ−１９９０，アイ・イー・イ
ー・イー−ヴィ・エル・エス・アイ−マルチレベル−イ
ンターコネクション−カンファレンス，２３３−２３９
頁（Ｐｒｏｃｅｅｄｉｎｇ−ｏｆ−１９９０，ＩＥＥＥ
−ＶＬＳＩ−Ｍｕｌｔｉｌｅｖｅｌ−Ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎ−Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ２３３−
２３９）に報告されている。この報告によれば、シリコ
ン基板表面へのコバルト膜の形成に先だってチタン膜を
形成しておき、窒素雰囲気で急速熱処理が行なわれる。
この熱処理の際にチタンがコバルト膜中をマイグレート
するため、形成されたＣｏＳｉ2 膜の上面は窒化チタン
膜に覆われることになる。この方法の効果として、シリ
コン基板とコバルト膜との界面の酸素の影響を制御でき
る。これは、シリコン基板表面に形成された自然酸化膜
中の酸素がチタンにゲッタリングされ、このチタンのマ
イグレートと共にこの酸素もコバルト膜上面上にマイグ
レートできるためである。
ＭＯＳ型半導体装置の形成方法が、チー−シー・ウェイ
等（Ｃｈｉｈ−Ｓｈｉｈ−Ｗｅｉ，ｅｔ．ａｌ．）によ
るプロシーディング−オブ−１９９０，アイ・イー・イ
ー・イー−ヴィ・エル・エス・アイ−マルチレベル−イ
ンターコネクション−カンファレンス，２３３−２３９
頁（Ｐｒｏｃｅｅｄｉｎｇ−ｏｆ−１９９０，ＩＥＥＥ
−ＶＬＳＩ−Ｍｕｌｔｉｌｅｖｅｌ−Ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎ−Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ２３３−
２３９）に報告されている。この報告によれば、シリコ
ン基板表面へのコバルト膜の形成に先だってチタン膜を
形成しておき、窒素雰囲気で急速熱処理が行なわれる。
この熱処理の際にチタンがコバルト膜中をマイグレート
するため、形成されたＣｏＳｉ2 膜の上面は窒化チタン
膜に覆われることになる。この方法の効果として、シリ
コン基板とコバルト膜との界面の酸素の影響を制御でき
る。これは、シリコン基板表面に形成された自然酸化膜
中の酸素がチタンにゲッタリングされ、このチタンのマ
イグレートと共にこの酸素もコバルト膜上面上にマイグ
レートできるためである。
【０００８】
【発明が解決しようとする課題】ＣｏＳｉ2 膜によるサ
リサイド構造のＭＯＳ型半導体装置では、ＴｉＳｉ2 膜
を用いたサリサイド構造のＭＯＳ型半導体装置と異な
り、確かに微細パターンにおける高抵抗化現象等は起ら
ない。しかしながら、上述の従来のＣｏＳｉ2 膜による
サリサイド構造のＭＯＳ型半導体装置の形成方法には、
それぞれ以下に示す欠点がある。
リサイド構造のＭＯＳ型半導体装置では、ＴｉＳｉ2 膜
を用いたサリサイド構造のＭＯＳ型半導体装置と異な
り、確かに微細パターンにおける高抵抗化現象等は起ら
ない。しかしながら、上述の従来のＣｏＳｉ2 膜による
サリサイド構造のＭＯＳ型半導体装置の形成方法には、
それぞれ以下に示す欠点がある。
【０００９】まず、上記アントニオ・シー・ベルチ等の
報告による方法では、自然酸化膜２０６（図３（ａ）参
照）の存在が無視できない。コバルト膜のスパッタリン
グの前処理として弗酸等によるウェット・エッチングを
行なってはいるものの、このウェットエッチング後に大
気中に曝露されるために拡散層表面等には再び酸素の吸
着が起り、自然酸化膜２０６が形成される。このような
状態でコバルト膜２０８を形成し、第１の熱処理を行な
うと、特にＮ+ 型拡散層２０７とＣｏＳｉ膜２０９ａと
の界面が一様ではなくがたがたになる（図３（ｂ）参
照）。第２の熱処理により得られるＮ+ 型拡散層２０７
とＣｏＳｉ2 膜２１０ａとの界面は、Ｎ+型拡散層２０
７とＣｏＳｉ膜２０９ａとの界面の形状の影響を免れな
い。さらにＣｏＳｉ膜２０９ａからＣｏＳｉ2 膜２１０
ａに変換されるさいに体積の増加が伴なうことから、Ｎ
+ 型拡散層２０７のＰＮ接合面とがたがたしたこのＣｏ
Ｓｉ2 膜２１０ａの底面との間隔は狭くなる。このた
め、Ｎ+ 型拡散層２０７の接合リーク電流の増大，接合
耐圧の劣化が起りやすくなる。
報告による方法では、自然酸化膜２０６（図３（ａ）参
照）の存在が無視できない。コバルト膜のスパッタリン
グの前処理として弗酸等によるウェット・エッチングを
行なってはいるものの、このウェットエッチング後に大
気中に曝露されるために拡散層表面等には再び酸素の吸
着が起り、自然酸化膜２０６が形成される。このような
状態でコバルト膜２０８を形成し、第１の熱処理を行な
うと、特にＮ+ 型拡散層２０７とＣｏＳｉ膜２０９ａと
の界面が一様ではなくがたがたになる（図３（ｂ）参
照）。第２の熱処理により得られるＮ+ 型拡散層２０７
とＣｏＳｉ2 膜２１０ａとの界面は、Ｎ+型拡散層２０
７とＣｏＳｉ膜２０９ａとの界面の形状の影響を免れな
い。さらにＣｏＳｉ膜２０９ａからＣｏＳｉ2 膜２１０
ａに変換されるさいに体積の増加が伴なうことから、Ｎ
+ 型拡散層２０７のＰＮ接合面とがたがたしたこのＣｏ
Ｓｉ2 膜２１０ａの底面との間隔は狭くなる。このた
め、Ｎ+ 型拡散層２０７の接合リーク電流の増大，接合
耐圧の劣化が起りやすくなる。
【００１０】次に、上記チー−シー・ウェイ等の報告に
よる方法では、自然酸化膜の存在による上記アントニオ
・シー・ベルチ等の報告による方法の問題点は解決され
る。しかしながらこのチー−シー・ウェイ等の報告によ
る方法では、より本質的な問題点を含んでいる。コバル
ト膜の従来の成膜法はＤ．Ｃ．マグネトロン・スパッタ
リングであるが、強磁性体であるコバルトがスパッタ装
置のマグネットの回転を阻害するために安定したスパッ
タリングが困難になる。そのため、コバルト・ターゲッ
トのコバルトの純度を低下させて磁力を弱めない限りこ
のスパッタリングは容易ではなくなる。また、スパッタ
リングの際にコバルト・ターゲット表面に形成される腐
食（エロージョン）により、コバルト・ターゲットの磁
力分布が変化してスパッタリング速度や均一性に経時的
な影響を与えることになる。従って、チタン膜とコバル
ト膜とを積層するこの方法でも、純度の高いコバルト膜
を高い再現性のもとで制御性よく薄く均一に形成するこ
とが困難になる。コバルト膜の他のＰＶＤによる成膜法
としては電子銃加熱蒸着法もあるが、蒸着時に発生する
電子線の半導体装置に与えるダメージから、ゲート酸化
膜の薄い昨今のＭＯＳ型半導体装置には不適当である。
よる方法では、自然酸化膜の存在による上記アントニオ
・シー・ベルチ等の報告による方法の問題点は解決され
る。しかしながらこのチー−シー・ウェイ等の報告によ
る方法では、より本質的な問題点を含んでいる。コバル
ト膜の従来の成膜法はＤ．Ｃ．マグネトロン・スパッタ
リングであるが、強磁性体であるコバルトがスパッタ装
置のマグネットの回転を阻害するために安定したスパッ
タリングが困難になる。そのため、コバルト・ターゲッ
トのコバルトの純度を低下させて磁力を弱めない限りこ
のスパッタリングは容易ではなくなる。また、スパッタ
リングの際にコバルト・ターゲット表面に形成される腐
食（エロージョン）により、コバルト・ターゲットの磁
力分布が変化してスパッタリング速度や均一性に経時的
な影響を与えることになる。従って、チタン膜とコバル
ト膜とを積層するこの方法でも、純度の高いコバルト膜
を高い再現性のもとで制御性よく薄く均一に形成するこ
とが困難になる。コバルト膜の他のＰＶＤによる成膜法
としては電子銃加熱蒸着法もあるが、蒸着時に発生する
電子線の半導体装置に与えるダメージから、ゲート酸化
膜の薄い昨今のＭＯＳ型半導体装置には不適当である。
【００１１】従って本発明の半導体装置の製造方法の目
的は、ＣｏＳｉ2 膜を用いたサリサイド構造のＭＯＳ型
半導体装置の形成において、純度の高いコバルト膜を高
い再現性のもとで制御性よく薄く均一に形成する方法を
提供することと、さらに、ＣｏＳｉ2 膜形成後の拡散層
のＰＮ接合リーク電流の増大，ＰＮ接合耐圧の劣化を抑
制できる製造方法を提供することとにある。
的は、ＣｏＳｉ2 膜を用いたサリサイド構造のＭＯＳ型
半導体装置の形成において、純度の高いコバルト膜を高
い再現性のもとで制御性よく薄く均一に形成する方法を
提供することと、さらに、ＣｏＳｉ2 膜形成後の拡散層
のＰＮ接合リーク電流の増大，ＰＮ接合耐圧の劣化を抑
制できる製造方法を提供することとにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、一導電型のシリコン基板表面の
素子分離領域にフィールド酸化膜を形成し、このシリコ
ン基板表面の素子形成領域にゲート酸化膜を形成し、多
結晶シリコン膜からなるゲート電極を形成する工程と、
上記ゲート電極の側面に絶縁膜からなるサイドウォール
・スペーサを形成する工程と、上記素子形成領域の所要
の領域に逆導電型の拡散層を形成する工程と、真空装置
中において、上記拡散層表面および上記ゲート電極表面
の自然酸化膜を除去する工程と、真空を破ることなく、
コバルト有機化合物の気化ガスを原料ガスとする化学的
気相成長により上記拡散層表面並びに上記ゲート電極表
面にのみにコバルト膜を選択的に形成する工程と、真空
を破ることなく第１の熱処理を行なって上記拡散層およ
び上記ゲート電極表面に選択的にコバルト・リッチなコ
バルトシリサイド（ＣｏＳｉ 1+X ）膜（但し、０≦Ｘ
〈１）を形成し、さらに真空を破ることなく第２の熱処
理を行なってこれらの拡散層およびこれらのゲート電極
表面に選択的にコバルトジシリサイド（ＣｏＳｉ 2 ）膜
を形成する工程と、上記シリコン基板表面上に層間絶縁
膜を形成し、この層間絶縁膜に上記拡散層，上記ゲート
電極に達するコンタクト孔を形成し、これらのコンタク
ト孔を介してこれらの拡散層，これらのゲート電極に接
続される金属配線を形成する工程とを有する。
造方法の第１の態様は、一導電型のシリコン基板表面の
素子分離領域にフィールド酸化膜を形成し、このシリコ
ン基板表面の素子形成領域にゲート酸化膜を形成し、多
結晶シリコン膜からなるゲート電極を形成する工程と、
上記ゲート電極の側面に絶縁膜からなるサイドウォール
・スペーサを形成する工程と、上記素子形成領域の所要
の領域に逆導電型の拡散層を形成する工程と、真空装置
中において、上記拡散層表面および上記ゲート電極表面
の自然酸化膜を除去する工程と、真空を破ることなく、
コバルト有機化合物の気化ガスを原料ガスとする化学的
気相成長により上記拡散層表面並びに上記ゲート電極表
面にのみにコバルト膜を選択的に形成する工程と、真空
を破ることなく第１の熱処理を行なって上記拡散層およ
び上記ゲート電極表面に選択的にコバルト・リッチなコ
バルトシリサイド（ＣｏＳｉ 1+X ）膜（但し、０≦Ｘ
〈１）を形成し、さらに真空を破ることなく第２の熱処
理を行なってこれらの拡散層およびこれらのゲート電極
表面に選択的にコバルトジシリサイド（ＣｏＳｉ 2 ）膜
を形成する工程と、上記シリコン基板表面上に層間絶縁
膜を形成し、この層間絶縁膜に上記拡散層，上記ゲート
電極に達するコンタクト孔を形成し、これらのコンタク
ト孔を介してこれらの拡散層，これらのゲート電極に接
続される金属配線を形成する工程とを有する。
【００１３】好ましくは、上記サイドウォール・スペー
サがＨＴＯ膜から形成され、上記自然酸化膜の除去が水
素プラズマもしくは無水弗化水素ガスを用いて行なわれ
れ、さらに、上記コバルト有機化合物はビス（シクロペ
ンタジエン）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 5 ）
2 ），ビス（シクロペンタジエンメタナト）コバルト
（ＩＩ）（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルアセ
トナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ）
2 ），ビス（ジピバロイルメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 11 Ｏ） 2 ）およびビス（ヘキサフルオロ
アセチルアセトナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ
Ｆ 6 Ｏ 2 ） 2 ）のうちの１つである。
サがＨＴＯ膜から形成され、上記自然酸化膜の除去が水
素プラズマもしくは無水弗化水素ガスを用いて行なわれ
れ、さらに、上記コバルト有機化合物はビス（シクロペ
ンタジエン）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 5 ）
2 ），ビス（シクロペンタジエンメタナト）コバルト
（ＩＩ）（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルアセ
トナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ）
2 ），ビス（ジピバロイルメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 11 Ｏ） 2 ）およびビス（ヘキサフルオロ
アセチルアセトナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ
Ｆ 6 Ｏ 2 ） 2 ）のうちの１つである。
【００１４】本発明の半導体装置の製造方法の第２の態
様は、一導電型のシリコン基板表面の素子分離領域にフ
ィールド酸化膜を形成し、このシリコン基板表面の素子
形成領域にゲート酸化膜を形成し、多結晶シリコン膜か
らなるゲート電極を形成する工程と、上記ゲート電極の
側面に絶縁膜からなるサイドウォール・スペーサを形成
する工程と、上記素子形成領域の所要の領域に逆導電型
の拡散層を形成する工程と、真空装置中において、上記
拡散層表面および上記ゲート電極表面の自然酸化膜を除
去する工程と、真空を破ることなく上記拡散層表面並び
に上記ゲート電極表面にのみにシリコン膜を選択的に形
成する工程と、真空を破ることなくコバルト有機化合物
の気化ガスを原料ガスとする化学的気相成長により、上
記シリコン膜表面にのみにコバルト膜を選択的に形成す
る工程と、真空を破ることなく第１の熱処理を行なって
上記拡散層および上記ゲート電極表面に選択的にコバル
ト・リッチなコバルトシリサイド（ＣｏＳｉ 1+X ）膜
（但し、０≦Ｘ〈１）を形成し、さらに真空を破ること
なく第２の熱処理を行なってこれらの拡散層およびこれ
らのゲート電極表面に選択的にコバルトジシリサイド
（ＣｏＳｉ 2 ）膜を形成する工程と、上記シリコン基板
表面上に層間絶縁膜を形成し、この層間絶縁膜に上記拡
散層，上記ゲート電極に達するコンタクト孔を形成し、
これらのコンタクト孔を介してこれらの拡散層，これら
のゲート電極に接続される金属配線を形成する工程とを
有する。
様は、一導電型のシリコン基板表面の素子分離領域にフ
ィールド酸化膜を形成し、このシリコン基板表面の素子
形成領域にゲート酸化膜を形成し、多結晶シリコン膜か
らなるゲート電極を形成する工程と、上記ゲート電極の
側面に絶縁膜からなるサイドウォール・スペーサを形成
する工程と、上記素子形成領域の所要の領域に逆導電型
の拡散層を形成する工程と、真空装置中において、上記
拡散層表面および上記ゲート電極表面の自然酸化膜を除
去する工程と、真空を破ることなく上記拡散層表面並び
に上記ゲート電極表面にのみにシリコン膜を選択的に形
成する工程と、真空を破ることなくコバルト有機化合物
の気化ガスを原料ガスとする化学的気相成長により、上
記シリコン膜表面にのみにコバルト膜を選択的に形成す
る工程と、真空を破ることなく第１の熱処理を行なって
上記拡散層および上記ゲート電極表面に選択的にコバル
ト・リッチなコバルトシリサイド（ＣｏＳｉ 1+X ）膜
（但し、０≦Ｘ〈１）を形成し、さらに真空を破ること
なく第２の熱処理を行なってこれらの拡散層およびこれ
らのゲート電極表面に選択的にコバルトジシリサイド
（ＣｏＳｉ 2 ）膜を形成する工程と、上記シリコン基板
表面上に層間絶縁膜を形成し、この層間絶縁膜に上記拡
散層，上記ゲート電極に達するコンタクト孔を形成し、
これらのコンタクト孔を介してこれらの拡散層，これら
のゲート電極に接続される金属配線を形成する工程とを
有する。
【００１５】好ましくは、上記サイドウォール・スペー
サがＨＴＯ膜から形成され、上記自然酸化膜の除去が水
素プラズマもしくは無水弗化水素ガスを用いて行なわれ
れ、さらに、上記コバルト有機化合物はビス（シクロペ
ンタジエン）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 5 ）
2 ），ビス（シクロペンタジエンメタナト）コバルト
（ＩＩ）（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルアセ
トナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ）
2 ），ビス（ジピバロイルメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 11 Ｏ） 2 ）およびビス（ヘキサフルオロ
アセチルアセトナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ
Ｆ 6 Ｏ 2 ） 2 ）のうちの１つである。
サがＨＴＯ膜から形成され、上記自然酸化膜の除去が水
素プラズマもしくは無水弗化水素ガスを用いて行なわれ
れ、さらに、上記コバルト有機化合物はビス（シクロペ
ンタジエン）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 5 ）
2 ），ビス（シクロペンタジエンメタナト）コバルト
（ＩＩ）（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルアセ
トナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ）
2 ），ビス（ジピバロイルメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 11 Ｏ） 2 ）およびビス（ヘキサフルオロ
アセチルアセトナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ
Ｆ 6 Ｏ 2 ） 2 ）のうちの１つである。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】半導体装置の製造工程の断面模式図である
図１を参照すると、本発明の第１の実施例によるＣｏＳ
ｉ2 膜を用いたサリサイド構造のＮチャネルＭＯＳトラ
ンジスタは、以下のように形成される。
図１を参照すると、本発明の第１の実施例によるＣｏＳ
ｉ2 膜を用いたサリサイド構造のＮチャネルＭＯＳトラ
ンジスタは、以下のように形成される。
【００１８】まず、Ｐ型シリコン基板１０１表面の素子
分離領域には膜厚４００ｎｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜１０２が形成され、素子形成領域には熱酸
化による膜厚１０ｎｍ程度のゲート酸化膜１０３ａが形
成される。全面に膜厚２５０ｎｍ程度のノンドープの多
結晶シリコン膜が形成され、この多結晶シリコン膜がゲ
ート電極と同形にパターニングされる。この多結晶シリ
コン膜パターンの素子形成領域での幅（ゲート長）は、
０．３５μｍ程度である。高温気相成長法による膜厚１
００ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）が全面に形
成され、これがエッチバックされて多結晶シリコン膜パ
ターンの側面にこのＨＴＯ酸化膜からなるサイドウォー
ル・スペーサ１０５ａが形成される。７０ＫｅＶで１．
０〜５．０×１０15ｃｍ-2程度の砒素のイオン注入が行
なわれ、９００℃の窒素雰囲気で１５〜２０分程度の熱
処理が行なわれる。これにより、Ｐ型シリコン基板１０
１表面の素子形成領域にはサイドウォール・スペーサ１
０５ａに自己整合的にＮ+型拡散層１０７ａが形成さ
れ、上記多結晶シリコン膜パターンはＮ+ 型の多結晶シ
リコン膜からなるゲート電極１０４ａになる。このとき
のＮ+ 型拡散層１０７ａのＰＮ接合の深さは、約０．２
μｍである。
分離領域には膜厚４００ｎｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜１０２が形成され、素子形成領域には熱酸
化による膜厚１０ｎｍ程度のゲート酸化膜１０３ａが形
成される。全面に膜厚２５０ｎｍ程度のノンドープの多
結晶シリコン膜が形成され、この多結晶シリコン膜がゲ
ート電極と同形にパターニングされる。この多結晶シリ
コン膜パターンの素子形成領域での幅（ゲート長）は、
０．３５μｍ程度である。高温気相成長法による膜厚１
００ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）が全面に形
成され、これがエッチバックされて多結晶シリコン膜パ
ターンの側面にこのＨＴＯ酸化膜からなるサイドウォー
ル・スペーサ１０５ａが形成される。７０ＫｅＶで１．
０〜５．０×１０15ｃｍ-2程度の砒素のイオン注入が行
なわれ、９００℃の窒素雰囲気で１５〜２０分程度の熱
処理が行なわれる。これにより、Ｐ型シリコン基板１０
１表面の素子形成領域にはサイドウォール・スペーサ１
０５ａに自己整合的にＮ+型拡散層１０７ａが形成さ
れ、上記多結晶シリコン膜パターンはＮ+ 型の多結晶シ
リコン膜からなるゲート電極１０４ａになる。このとき
のＮ+ 型拡散層１０７ａのＰＮ接合の深さは、約０．２
μｍである。
【００１９】弗酸等のウェット・エッチングが行なわれ
た後、Ｐ型シリコン基板１０１は真空室（図示せず）に
導入される。この段階では、Ｎ+ 型拡散層１０７ａ表面
およびゲート電極１０４ａ上面に、再び膜厚数ｎｍ程度
の自然酸化膜（図示せず）が形成されている。続いて、
３００〜６００℃に加熱されたＰ型シリコン基板１０１
は、圧力０．３〜２．６Ｐａ，パワー０．４〜１．０Ｋ
Ｗの水素プラズマに曝らされ、Ｎ+ 型拡散層１０７ａ表
面およびゲート電極１０４ａ上面に形成された自然酸化
膜が除去（シリコンに還元されるとも見なせる）され，
これらＮ+ 型拡散層１０７ａ表面およびゲート電極１０
４ａ上面が清浄化される〔図１（ａ）〕。
た後、Ｐ型シリコン基板１０１は真空室（図示せず）に
導入される。この段階では、Ｎ+ 型拡散層１０７ａ表面
およびゲート電極１０４ａ上面に、再び膜厚数ｎｍ程度
の自然酸化膜（図示せず）が形成されている。続いて、
３００〜６００℃に加熱されたＰ型シリコン基板１０１
は、圧力０．３〜２．６Ｐａ，パワー０．４〜１．０Ｋ
Ｗの水素プラズマに曝らされ、Ｎ+ 型拡散層１０７ａ表
面およびゲート電極１０４ａ上面に形成された自然酸化
膜が除去（シリコンに還元されるとも見なせる）され，
これらＮ+ 型拡散層１０７ａ表面およびゲート電極１０
４ａ上面が清浄化される〔図１（ａ）〕。
【００２０】次に、真空を破ることなく、ビス（ヘキサ
フルオロアセチルアセトナト）コバルト（ＩＩ）（Ｃｏ
（Ｃ 5 ＨＦ 6 Ｏ 2 ） 2 ）（融点１７２〜１７４℃）の気
化ガスを原料ガスとし，水素ガスをキャリアガスとした
コバルトの化学的気相成長（ＣＶＤ）が行なわれ、Ｎ+
型拡散層１０７ａ表面上およびゲート電極１０４ａ上面
上にはそれぞれ膜厚２０〜５０ｎｍ程度のコバルト膜１
０８ａが選択的に形成される〔図１（ｂ）〕。このた
め、前述のＤ．Ｃ．マグネトロン・スパッタリング等の
ＰＶＤに比べて、磁場の影響や電子線の照射等が無いた
め、膜厚が充分に薄く，純度の高いコバルト膜１０８ａ
が、均一性および再現性よく，かつ制御性よく形成でき
る。
フルオロアセチルアセトナト）コバルト（ＩＩ）（Ｃｏ
（Ｃ 5 ＨＦ 6 Ｏ 2 ） 2 ）（融点１７２〜１７４℃）の気
化ガスを原料ガスとし，水素ガスをキャリアガスとした
コバルトの化学的気相成長（ＣＶＤ）が行なわれ、Ｎ+
型拡散層１０７ａ表面上およびゲート電極１０４ａ上面
上にはそれぞれ膜厚２０〜５０ｎｍ程度のコバルト膜１
０８ａが選択的に形成される〔図１（ｂ）〕。このた
め、前述のＤ．Ｃ．マグネトロン・スパッタリング等の
ＰＶＤに比べて、磁場の影響や電子線の照射等が無いた
め、膜厚が充分に薄く，純度の高いコバルト膜１０８ａ
が、均一性および再現性よく，かつ制御性よく形成でき
る。
【００２１】この選択ＣＶＤは、ビス（ヘキサフルオロ
アセチルアセトナト）コバルト（ＩＩ）の気化ガスを水
素ガスで還元するものであり、基板温度２５０〜３５０
℃，キャリア水素ガス流量４０〜１００ｓｃｃｍ，気化
されたビス・ヘキサフルオロ・アセチルアセトネート・
コバルトの気化ガスの流量５〜２０ｓｃｃｍ，圧力１．
０〜５．０Ｐａのもとで行なわれる。なお、コバルト膜
１０８ａの選択ＣＶＤを行なう真空室と水素プラズマ処
理を行なう真空室とは必ずしも同一の真空室である必要
はない。ただし、両者が異なる真空室である場合には、
Ｐ型シリコン基板１０１の２つの真空室間の移動が真空
を破ることなく行なえるならばよい。
アセチルアセトナト）コバルト（ＩＩ）の気化ガスを水
素ガスで還元するものであり、基板温度２５０〜３５０
℃，キャリア水素ガス流量４０〜１００ｓｃｃｍ，気化
されたビス・ヘキサフルオロ・アセチルアセトネート・
コバルトの気化ガスの流量５〜２０ｓｃｃｍ，圧力１．
０〜５．０Ｐａのもとで行なわれる。なお、コバルト膜
１０８ａの選択ＣＶＤを行なう真空室と水素プラズマ処
理を行なう真空室とは必ずしも同一の真空室である必要
はない。ただし、両者が異なる真空室である場合には、
Ｐ型シリコン基板１０１の２つの真空室間の移動が真空
を破ることなく行なえるならばよい。
【００２２】コバルト膜１０８ａ成長時の選択性はＮ+
型拡散層１０７ａおよびゲート電極１０４ａのシリコン
表面上での原料ガスの還元速度とフィールド酸化膜１０
２およびサイドウォール・スペーサ１０５ａの酸化シリ
コン膜表面上での原料ガスの還元速度との差により得ら
れるものであり、これら酸化シリコン膜の表面状態に大
きく依存する。本実施例では、シリコン表面だけではな
く、酸化シリコン膜表面もコバルト膜１０８ａの成長の
直前に水素プラズマにより清浄化され，さらに真空度を
破ることなく連続的にコバルト膜１０８ａの成長が行な
われるため、酸化シリコン膜表面上での還元速度を抑制
できる。その結果、コバルト膜１０８ａ成長時に高い選
択性が得られる。
型拡散層１０７ａおよびゲート電極１０４ａのシリコン
表面上での原料ガスの還元速度とフィールド酸化膜１０
２およびサイドウォール・スペーサ１０５ａの酸化シリ
コン膜表面上での原料ガスの還元速度との差により得ら
れるものであり、これら酸化シリコン膜の表面状態に大
きく依存する。本実施例では、シリコン表面だけではな
く、酸化シリコン膜表面もコバルト膜１０８ａの成長の
直前に水素プラズマにより清浄化され，さらに真空度を
破ることなく連続的にコバルト膜１０８ａの成長が行な
われるため、酸化シリコン膜表面上での還元速度を抑制
できる。その結果、コバルト膜１０８ａ成長時に高い選
択性が得られる。
【００２３】一方、コバルト膜１０８ａの成長速度はビ
ス（ヘキサフルオロアセチルアセトナト）コバルト（Ｉ
Ｉ）の気化ガスに対する水素ガスの流量比，圧力などに
より決定されるが、上記成長条件でのコバルト膜１０８
ａの成長速度は５〜２０ｎｍと低く、またコバルトの還
元反応は水素ガスの流量により律速されるため、成長温
度に対するコバルト膜１０８ａの成長速度の変化は少な
い。そのため、薄く均一なコバルト膜１０８ａを高い制
御性と再現性とのもとに形成することができる。コバル
ト膜１０８ａの膜厚の設定はこのコバルト膜１０８ａの
全てが消費されて形成されるコバルト・ジシリサイド
（ＣｏＳｉ2 ）膜（後述する）の膜厚が所望の膜厚にな
るように設定する必要があるが、コバルト膜１０８ａの
膜厚の制御性が極めて高いため、ＣｏＳｉ2 膜の膜厚制
御も容易になる。
ス（ヘキサフルオロアセチルアセトナト）コバルト（Ｉ
Ｉ）の気化ガスに対する水素ガスの流量比，圧力などに
より決定されるが、上記成長条件でのコバルト膜１０８
ａの成長速度は５〜２０ｎｍと低く、またコバルトの還
元反応は水素ガスの流量により律速されるため、成長温
度に対するコバルト膜１０８ａの成長速度の変化は少な
い。そのため、薄く均一なコバルト膜１０８ａを高い制
御性と再現性とのもとに形成することができる。コバル
ト膜１０８ａの膜厚の設定はこのコバルト膜１０８ａの
全てが消費されて形成されるコバルト・ジシリサイド
（ＣｏＳｉ2 ）膜（後述する）の膜厚が所望の膜厚にな
るように設定する必要があるが、コバルト膜１０８ａの
膜厚の制御性が極めて高いため、ＣｏＳｉ2 膜の膜厚制
御も容易になる。
【００２４】なお、本実施例ではコバルト膜１０８ａ形
成のための原料ガスとしてビス（ヘキサフルオロアセチ
ルアセトナト）コバルト（ＩＩ）の気化ガスを採用した
が、これに限定されるものではなく、ビス（シクロペン
タジエン）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 5 ） 2 ），
ビス（シクロペンタジエンメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルアセトナト）
コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ） 2 ）もしくは
ビス（ジピバロイルメタナト）コバルト（ＩＩ）（Ｃｏ
（Ｃ 6 Ｈ 11 Ｏ） 2 ）の気化ガスを原料ガスとして用いる
ことも可能である。
成のための原料ガスとしてビス（ヘキサフルオロアセチ
ルアセトナト）コバルト（ＩＩ）の気化ガスを採用した
が、これに限定されるものではなく、ビス（シクロペン
タジエン）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 5 ） 2 ），
ビス（シクロペンタジエンメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルアセトナト）
コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ） 2 ）もしくは
ビス（ジピバロイルメタナト）コバルト（ＩＩ）（Ｃｏ
（Ｃ 6 Ｈ 11 Ｏ） 2 ）の気化ガスを原料ガスとして用いる
ことも可能である。
【００２５】続いて、破ることなく真空室（上記ＣＶＤ
もしくは上記水素プラズマ処理を行なった真空室と同じ
でもよく，異なっていてもよい）内で、４００〜５５０
℃で１０〜３０秒程度の急速ランプ加熱（ＲＴＡ）が行
なわれ、Ｎ+ 型拡散層１０７ａ表面およびゲート電極１
０４ａ上面のコバルト膜１０８ａが、それぞれこれらの
面に自己整合的にシリサイド化され、図示は省略するが
それぞれコバルト・リッチなコバルトシリサイド（Ｃｏ
Ｓｉ 1+X ）膜（但し、０≦Ｘ〈１）が形成される。この
ＲＴＡを真空中で行なうのは、コバルト膜１０８ａ表面
の酸化を防ぐためである。ＣｏＳｉ1+X 膜は、主として
ＣｏＳｉから構成され、ＣｏＳｉ2 およびＣｏ2 Ｓｉ等
も混在している。
もしくは上記水素プラズマ処理を行なった真空室と同じ
でもよく，異なっていてもよい）内で、４００〜５５０
℃で１０〜３０秒程度の急速ランプ加熱（ＲＴＡ）が行
なわれ、Ｎ+ 型拡散層１０７ａ表面およびゲート電極１
０４ａ上面のコバルト膜１０８ａが、それぞれこれらの
面に自己整合的にシリサイド化され、図示は省略するが
それぞれコバルト・リッチなコバルトシリサイド（Ｃｏ
Ｓｉ 1+X ）膜（但し、０≦Ｘ〈１）が形成される。この
ＲＴＡを真空中で行なうのは、コバルト膜１０８ａ表面
の酸化を防ぐためである。ＣｏＳｉ1+X 膜は、主として
ＣｏＳｉから構成され、ＣｏＳｉ2 およびＣｏ2 Ｓｉ等
も混在している。
【００２６】これらＣｏＳｉ1+X 膜の膜厚は、上記水素
プラズマ処理によるＮ+ 型拡散層１０７ａ表面およびゲ
ート電極１０４ａ上面に形成された自然酸化膜の除去が
充分に行なわれることと、上述のように膜厚が充分に薄
く，精度の高いコバルト膜１０８ａが均一性および再現
性よくかつ制御性よく形成できることとから、上記コバ
ルト膜の成膜条件に依存して均一になり、４０〜１００
ｎｍ程度となる。すなわち、上記アントニオ・シー・ベ
ルチ等の報告による方法のようにＮ+ 型拡散層２０７と
ＣｏＳｉ膜２０９ａとの界面が一様ではなく，がたがた
になる（図３（ｂ）参照）ことはなく、Ｎ+ 型拡散層１
０７ａとＣｏＳｉ1+X 膜との界面が一様になる。また、
ＣｏＳｉ1+X 膜が形成された後のＮ+ 型拡散層１０７ａ
の接合の深さも、概ね一様になる。さらにまた、未反応
のコバルト膜２０８を除去する工程も不用となる。
プラズマ処理によるＮ+ 型拡散層１０７ａ表面およびゲ
ート電極１０４ａ上面に形成された自然酸化膜の除去が
充分に行なわれることと、上述のように膜厚が充分に薄
く，精度の高いコバルト膜１０８ａが均一性および再現
性よくかつ制御性よく形成できることとから、上記コバ
ルト膜の成膜条件に依存して均一になり、４０〜１００
ｎｍ程度となる。すなわち、上記アントニオ・シー・ベ
ルチ等の報告による方法のようにＮ+ 型拡散層２０７と
ＣｏＳｉ膜２０９ａとの界面が一様ではなく，がたがた
になる（図３（ｂ）参照）ことはなく、Ｎ+ 型拡散層１
０７ａとＣｏＳｉ1+X 膜との界面が一様になる。また、
ＣｏＳｉ1+X 膜が形成された後のＮ+ 型拡散層１０７ａ
の接合の深さも、概ね一様になる。さらにまた、未反応
のコバルト膜２０８を除去する工程も不用となる。
【００２７】次に、真空中もしくは不活性雰囲気中で６
００〜８００℃，１０〜３０秒程度のＲＴＡが行なわ
れ、Ｎ+ 型拡散層１０７ａ表面およびゲート電極１０４
ａ上面に形成されたＣｏＳｉ1+X 膜は（それぞれ相転移
して安定化され）ＣｏＳｉ2 膜１１０ａａ，１１０ａｂ
になる。なお、コバルト膜１０８ａのシリサイド化反応
のためのＲＴＡを２段階する積極的な理由はないが、１
段階のＲＴＡのみによってコバルト膜１０８ａをＣｏＳ
ｉ2 膜１１０ａａ，１１０ａｂに変換するのであるなら
ば、コバルト膜１０８ａの成膜後からこのシリサイド化
反応のＲＴＡまでの間は真空中に保持しておくことが必
要である。ＣｏＳｉ2 膜１１０ａａ，１１０ａｂの膜厚
は、上記ＣｏＳｉ1+X 膜の均一性等を反映して均一にな
り、７０〜１６５ｎｍ程度となる。ＣｏＳｉ2 膜１１０
ａａが形成された後のＮ+ 型拡散層１０７ａの接合の深
さも概ね一様になり、０．１５０μｍ〜０．０８５μｍ
程度となる〔図１（ｃ）〕。
００〜８００℃，１０〜３０秒程度のＲＴＡが行なわ
れ、Ｎ+ 型拡散層１０７ａ表面およびゲート電極１０４
ａ上面に形成されたＣｏＳｉ1+X 膜は（それぞれ相転移
して安定化され）ＣｏＳｉ2 膜１１０ａａ，１１０ａｂ
になる。なお、コバルト膜１０８ａのシリサイド化反応
のためのＲＴＡを２段階する積極的な理由はないが、１
段階のＲＴＡのみによってコバルト膜１０８ａをＣｏＳ
ｉ2 膜１１０ａａ，１１０ａｂに変換するのであるなら
ば、コバルト膜１０８ａの成膜後からこのシリサイド化
反応のＲＴＡまでの間は真空中に保持しておくことが必
要である。ＣｏＳｉ2 膜１１０ａａ，１１０ａｂの膜厚
は、上記ＣｏＳｉ1+X 膜の均一性等を反映して均一にな
り、７０〜１６５ｎｍ程度となる。ＣｏＳｉ2 膜１１０
ａａが形成された後のＮ+ 型拡散層１０７ａの接合の深
さも概ね一様になり、０．１５０μｍ〜０．０８５μｍ
程度となる〔図１（ｃ）〕。
【００２８】この結果、本実施例によるサリサイド構造
のＮチャネルＭＯＳトランジスタでは、Ｎ+ 型拡散層１
０７ａのＰＮ接合リークの増大およびＰＮ接合耐圧の劣
化の抑制が容易になる。
のＮチャネルＭＯＳトランジスタでは、Ｎ+ 型拡散層１
０７ａのＰＮ接合リークの増大およびＰＮ接合耐圧の劣
化の抑制が容易になる。
【００２９】続いて、Ｐ型シリコン基板１０１の表面上
に、４００℃程度の常圧気相成長（ＡＰＣＶＤ）による
膜厚１００ｎｍ程度の酸化シリコン膜と４００℃程度の
減圧気相成長（ＬＰＣＶＤ）による膜厚２μｍ程度のＴ
ＥＯＳ−ＢＰＳＧ膜とからなる層間絶縁膜１１１が形成
される。Ｎ+ 型拡散層１０７ａ表面に形成されたＣｏＳ
ｉ2 膜１１０ａａに達する口径０．４μｍ程度のコンタ
クト孔１１２，フィールド酸化膜１０２上においてゲー
ト電極１０４ａ表面に形成されたＣｏＳｉ2 膜１１０ａ
ｂに達する口径０．４μｍ程度のコンタクト孔（図示せ
ず）が、層間絶縁膜１１１に形成される。次に、反応性
スパッタリングにより、（層間絶縁膜１１１上面での）
膜厚５０〜１００ｎｍの窒化チタン膜１１３が全面に形
成される。水素還元法あるいはシラン還元法によりタン
グステン膜１１４が全面に形成され、このタングステン
膜１１４が反応性イオンエッチング（ＲＩＥ）もしくは
化学的機械研磨法（ＣＭＰ）等によりエッチバックさ
れ、コンタクト孔１１２を充填するようにこのタングス
テン膜１１４が残置される。さらに全面に銅を０．１〜
０．５Ｗｔ．％含んだアルミ合金膜が１１５が形成さ
れ、このアルミ合金膜１１５および窒化チタン膜１１３
がパターニングされて所望の配線が形成され、本実施例
によるＮチャネルＭＯＳトランジスタが完成する〔図１
（ｄ）〕。
に、４００℃程度の常圧気相成長（ＡＰＣＶＤ）による
膜厚１００ｎｍ程度の酸化シリコン膜と４００℃程度の
減圧気相成長（ＬＰＣＶＤ）による膜厚２μｍ程度のＴ
ＥＯＳ−ＢＰＳＧ膜とからなる層間絶縁膜１１１が形成
される。Ｎ+ 型拡散層１０７ａ表面に形成されたＣｏＳ
ｉ2 膜１１０ａａに達する口径０．４μｍ程度のコンタ
クト孔１１２，フィールド酸化膜１０２上においてゲー
ト電極１０４ａ表面に形成されたＣｏＳｉ2 膜１１０ａ
ｂに達する口径０．４μｍ程度のコンタクト孔（図示せ
ず）が、層間絶縁膜１１１に形成される。次に、反応性
スパッタリングにより、（層間絶縁膜１１１上面での）
膜厚５０〜１００ｎｍの窒化チタン膜１１３が全面に形
成される。水素還元法あるいはシラン還元法によりタン
グステン膜１１４が全面に形成され、このタングステン
膜１１４が反応性イオンエッチング（ＲＩＥ）もしくは
化学的機械研磨法（ＣＭＰ）等によりエッチバックさ
れ、コンタクト孔１１２を充填するようにこのタングス
テン膜１１４が残置される。さらに全面に銅を０．１〜
０．５Ｗｔ．％含んだアルミ合金膜が１１５が形成さ
れ、このアルミ合金膜１１５および窒化チタン膜１１３
がパターニングされて所望の配線が形成され、本実施例
によるＮチャネルＭＯＳトランジスタが完成する〔図１
（ｄ）〕。
【００３０】上記第１の実施例はＮチャネルＭＯＳトラ
ンジスタの形成に関するものであるが、本実施例はこれ
に限定されるものではない。本実施例の応用例として、
ＬＤＤ構造のＮ型拡散層を有したＮチャネルＭＯＳトラ
ンジスタにも適用でき、ＰチャネルＭＯＳトランジスタ
にも適用でき、ＣＭＯＳトランジスタにも適用できる。
ＣＭＯＳトランジスタに適用する場合には、フィールド
酸化膜１０２の形成に先だって、Ｎウェル（さらにはＰ
ウェル）を形成し、Ｎ+ 型拡散層１０７ａを形成した
後、ＮチャネルＭＯＳトランジスタの形成領域をフォト
レジスト膜で覆い、５０ＫｅＶで１．０〜５．０×１０
15ｃｍ-2程度の２弗化ボロン（ＢＦ2 ）のイオン注入を
行ない、窒素雰囲気で１０００℃のランプ加熱による１
０〜１５秒程度の熱処理を行なってＰ+ 型拡散層を形成
する。このＰ+ 型拡散層のＰＮ接合の深さは約０．２μ
ｍとなる。以降の工程は、上記第１の実施例と同様であ
る。さらに本実施例の別の応用例として、いわゆるポリ
シリエミッタ構造のバイポーラトランジスタにおけるエ
ミッタ電極の形成にも適用可能である。
ンジスタの形成に関するものであるが、本実施例はこれ
に限定されるものではない。本実施例の応用例として、
ＬＤＤ構造のＮ型拡散層を有したＮチャネルＭＯＳトラ
ンジスタにも適用でき、ＰチャネルＭＯＳトランジスタ
にも適用でき、ＣＭＯＳトランジスタにも適用できる。
ＣＭＯＳトランジスタに適用する場合には、フィールド
酸化膜１０２の形成に先だって、Ｎウェル（さらにはＰ
ウェル）を形成し、Ｎ+ 型拡散層１０７ａを形成した
後、ＮチャネルＭＯＳトランジスタの形成領域をフォト
レジスト膜で覆い、５０ＫｅＶで１．０〜５．０×１０
15ｃｍ-2程度の２弗化ボロン（ＢＦ2 ）のイオン注入を
行ない、窒素雰囲気で１０００℃のランプ加熱による１
０〜１５秒程度の熱処理を行なってＰ+ 型拡散層を形成
する。このＰ+ 型拡散層のＰＮ接合の深さは約０．２μ
ｍとなる。以降の工程は、上記第１の実施例と同様であ
る。さらに本実施例の別の応用例として、いわゆるポリ
シリエミッタ構造のバイポーラトランジスタにおけるエ
ミッタ電極の形成にも適用可能である。
【００３１】半導体装置の製造工程の断面模式図である
図２を参照すると、本発明の第２の実施例によるＣｏＳ
ｉ2 膜を用いたサリサイド構造のＮチャネルＭＯＳトラ
ンジスタの製造方法は、自然酸化膜の除去方法とコバル
ト膜の選択成長に先だってシリコン膜の選択成長が行な
われという点とで上記第１の実施例とは相違しており、
以下のようになっている。
図２を参照すると、本発明の第２の実施例によるＣｏＳ
ｉ2 膜を用いたサリサイド構造のＮチャネルＭＯＳトラ
ンジスタの製造方法は、自然酸化膜の除去方法とコバル
ト膜の選択成長に先だってシリコン膜の選択成長が行な
われという点とで上記第１の実施例とは相違しており、
以下のようになっている。
【００３２】まず、Ｐ型シリコン基板１０１表面の素子
分離領域，素子形成領域にそれぞれ膜厚４００ｎｍ程度
のＬＯＣＯＳ型のフィールド酸化膜１０２，熱酸化によ
る膜厚８ｎｍ程度のゲート酸化膜１０３ｂが形成され
る。全面に膜厚１５０ｎｍ程度のノンドープの多結晶シ
リコン膜が形成され、この多結晶シリコン膜がゲート電
極と同形にパターニングされる。この多結晶シリコン膜
パターンの素子形成領域での幅（ゲート長）は、０．２
５μｍ程度である。膜厚８０ｎｍ程度の酸化シリコン膜
（ＨＴＯ膜）の堆積，エッチバックにより、多結晶シリ
コン膜パターンの側面にこのＨＴＯ酸化膜からなるサイ
ドウォール・スペーサ１０５ｂが形成される。５０Ｋｅ
Ｖで１．０〜５．０×１０15ｃｍ-2程度の砒素のイオン
注入が行なわれ、９００℃の窒素雰囲気で１５〜２０分
程度の熱処理が行なわれる。これにより、Ｐ型シリコン
基板１０１表面にサイドウォール・スペーサ１０５ｂに
自己整合的なＮ+ 型拡散層１０７ｂが形成され、上記多
結晶シリコン膜パターンがＮ+ 型の多結晶シリコン膜か
らなるゲート電極１０４ｂになる。このときのＮ+ 型拡
散層１０７ｂのＰＮ接合の深さは、約０．１５μｍであ
る。
分離領域，素子形成領域にそれぞれ膜厚４００ｎｍ程度
のＬＯＣＯＳ型のフィールド酸化膜１０２，熱酸化によ
る膜厚８ｎｍ程度のゲート酸化膜１０３ｂが形成され
る。全面に膜厚１５０ｎｍ程度のノンドープの多結晶シ
リコン膜が形成され、この多結晶シリコン膜がゲート電
極と同形にパターニングされる。この多結晶シリコン膜
パターンの素子形成領域での幅（ゲート長）は、０．２
５μｍ程度である。膜厚８０ｎｍ程度の酸化シリコン膜
（ＨＴＯ膜）の堆積，エッチバックにより、多結晶シリ
コン膜パターンの側面にこのＨＴＯ酸化膜からなるサイ
ドウォール・スペーサ１０５ｂが形成される。５０Ｋｅ
Ｖで１．０〜５．０×１０15ｃｍ-2程度の砒素のイオン
注入が行なわれ、９００℃の窒素雰囲気で１５〜２０分
程度の熱処理が行なわれる。これにより、Ｐ型シリコン
基板１０１表面にサイドウォール・スペーサ１０５ｂに
自己整合的なＮ+ 型拡散層１０７ｂが形成され、上記多
結晶シリコン膜パターンがＮ+ 型の多結晶シリコン膜か
らなるゲート電極１０４ｂになる。このときのＮ+ 型拡
散層１０７ｂのＰＮ接合の深さは、約０．１５μｍであ
る。
【００３３】上記第１の実施例と同様に弗酸等のウェッ
ト・エッチングが行なわれた後、Ｐ型シリコン基板１０
１は真空室（図示せず）に導入される。この段階では、
Ｎ+型拡散層１０７ｂ表面およびゲート電極１０４ｂ上
面に、再び膜厚数ｎｍ程度の自然酸化膜（図示せず）が
形成されている。続いて、２５〜１００℃に加熱された
Ｐ型シリコン基板１０１は、所要の圧力の無水弗化水素
ガスに曝らされ、Ｎ+型拡散層１０７ｂ表面およびゲー
ト電極１０４ｂ上面に形成された自然酸化膜が除去（シ
リコンに還元されるとも見なせる）され，これらＮ+ 型
拡散層１０７ｂ表面およびゲート電極１０４ｂ上面が清
浄化される。なお、自然酸化膜の除去を上記第１の実施
例と同様の方法により行なってもよいが、（上記第１の
実施例と異なり）本実施例では自然酸化膜の除去にプラ
ズマ処理を用いないことから、本実施例の方が半導体素
子へ与えるダメージの量が少なくなる。この自然酸化膜
の除去方法は、上記第１の実施例に適用しても何等問題
はない。
ト・エッチングが行なわれた後、Ｐ型シリコン基板１０
１は真空室（図示せず）に導入される。この段階では、
Ｎ+型拡散層１０７ｂ表面およびゲート電極１０４ｂ上
面に、再び膜厚数ｎｍ程度の自然酸化膜（図示せず）が
形成されている。続いて、２５〜１００℃に加熱された
Ｐ型シリコン基板１０１は、所要の圧力の無水弗化水素
ガスに曝らされ、Ｎ+型拡散層１０７ｂ表面およびゲー
ト電極１０４ｂ上面に形成された自然酸化膜が除去（シ
リコンに還元されるとも見なせる）され，これらＮ+ 型
拡散層１０７ｂ表面およびゲート電極１０４ｂ上面が清
浄化される。なお、自然酸化膜の除去を上記第１の実施
例と同様の方法により行なってもよいが、（上記第１の
実施例と異なり）本実施例では自然酸化膜の除去にプラ
ズマ処理を用いないことから、本実施例の方が半導体素
子へ与えるダメージの量が少なくなる。この自然酸化膜
の除去方法は、上記第１の実施例に適用しても何等問題
はない。
【００３４】次に、真空を破ることなくＰ型シリコン基
板１０１は別の真空室に搬送される。最上等（Ｔ．Ｍｏ
ｇａｍｉ，ｅｔ．ａｌ．）により１９９４年，アイ・イ
ー・ディー・エム−テクニカル−ダイジェスト，６８７
−６９０頁（１９９４，ＩＥＤＭ−Ｔｅｃｈｎｊｃａｌ
−Ｄｉｇｅｓｔ，ｐｐ６８７−６９０）に報告された方
法にもとずき、Ｐ型シリコン基板１０１が６６０℃程度
に加熱され、所定の圧力（真空度）のもとで１ｓｃｃｍ
以上の流量のジシラン（Ｓｉ2 Ｈ6 ）ガスがこの真空室
中に導入され、Ｎ+ 型拡散層１０７ｂ表面およびゲート
電極１０４ｂ上面にはそれぞれ膜厚２０〜５０ｎｍ程度
の単結晶シリコン膜１２１および膜厚２０〜５０ｎｍ程
度の多結晶シリコン膜１２２が選択に成長される〔図２
（ａ）〕。この際、上記報告にも示されているように、
ジシランガスの流量が１ｓｃｃｍ以下になると、Ｎ+ 型
拡散層１０７ｂ表面での単結晶シリコン膜１２１の成長
速度の方がゲート電極１０４ｂ上面での多結晶シリコン
膜１２２の成長速度より高くなる。なお、シリコン膜の
選択成長を行なう真空室が自然酸化膜を除去するときの
真空室と異なるのは、これらシリコン膜の選択成長に際
して残留弗化水素ガスの影響を排除するためである。
板１０１は別の真空室に搬送される。最上等（Ｔ．Ｍｏ
ｇａｍｉ，ｅｔ．ａｌ．）により１９９４年，アイ・イ
ー・ディー・エム−テクニカル−ダイジェスト，６８７
−６９０頁（１９９４，ＩＥＤＭ−Ｔｅｃｈｎｊｃａｌ
−Ｄｉｇｅｓｔ，ｐｐ６８７−６９０）に報告された方
法にもとずき、Ｐ型シリコン基板１０１が６６０℃程度
に加熱され、所定の圧力（真空度）のもとで１ｓｃｃｍ
以上の流量のジシラン（Ｓｉ2 Ｈ6 ）ガスがこの真空室
中に導入され、Ｎ+ 型拡散層１０７ｂ表面およびゲート
電極１０４ｂ上面にはそれぞれ膜厚２０〜５０ｎｍ程度
の単結晶シリコン膜１２１および膜厚２０〜５０ｎｍ程
度の多結晶シリコン膜１２２が選択に成長される〔図２
（ａ）〕。この際、上記報告にも示されているように、
ジシランガスの流量が１ｓｃｃｍ以下になると、Ｎ+ 型
拡散層１０７ｂ表面での単結晶シリコン膜１２１の成長
速度の方がゲート電極１０４ｂ上面での多結晶シリコン
膜１２２の成長速度より高くなる。なお、シリコン膜の
選択成長を行なう真空室が自然酸化膜を除去するときの
真空室と異なるのは、これらシリコン膜の選択成長に際
して残留弗化水素ガスの影響を排除するためである。
【００３５】続いて、真空を破ることなくＰ型シリコン
基板１０１はさらに別の真空室に搬送され、上記第１の
実施例のコバルト膜の選択成長と同様の方法により、単
結晶シリコン膜１２１および多結晶シリコン膜１２２の
表面上にはそれぞれ膜厚２０ｎｍ程度のコバルト膜１０
８ｂが選択的に形成される〔図２（ｂ）〕。本実施例も
上記第１の実施例と同様に、前述のＤ．Ｃ．マグネトロ
ン・スパッタリング等のＰＶＤに比べて、磁場の影響や
電子線の照射等が無いため、膜厚が充分に薄く，純度の
高いコバルト膜１０８ｂが、均一性および再現性よく，
かつ制御性よく選択的に形成できる。なお、シリコン膜
の選択成長を行なう真空室とコバルト膜の選択成長を行
なう真空室とは、別々の方が好ましい。これはコバルト
膜の選択成長にとってと言うよりシリコン膜の選択成長
にとってであり、コバルト膜の選択成長の際の残留ガ
ス，残留物（特に炭素系の）はシリコン膜の選択成長に
対して悪影響を及ぼす。
基板１０１はさらに別の真空室に搬送され、上記第１の
実施例のコバルト膜の選択成長と同様の方法により、単
結晶シリコン膜１２１および多結晶シリコン膜１２２の
表面上にはそれぞれ膜厚２０ｎｍ程度のコバルト膜１０
８ｂが選択的に形成される〔図２（ｂ）〕。本実施例も
上記第１の実施例と同様に、前述のＤ．Ｃ．マグネトロ
ン・スパッタリング等のＰＶＤに比べて、磁場の影響や
電子線の照射等が無いため、膜厚が充分に薄く，純度の
高いコバルト膜１０８ｂが、均一性および再現性よく，
かつ制御性よく選択的に形成できる。なお、シリコン膜
の選択成長を行なう真空室とコバルト膜の選択成長を行
なう真空室とは、別々の方が好ましい。これはコバルト
膜の選択成長にとってと言うよりシリコン膜の選択成長
にとってであり、コバルト膜の選択成長の際の残留ガ
ス，残留物（特に炭素系の）はシリコン膜の選択成長に
対して悪影響を及ぼす。
【００３６】引き続いて、上記第１の実施例と同様に、
真空を破ることなく真空室（コバルト膜の選択ＣＶＤを
行なった真空室と同じでもよく，異なっていてもよい）
内で、４００〜５５０℃，１０〜３０秒程度のＲＴＡが
行なわれ、さらに真空中もしくは不活性雰囲気中で６０
０〜８００℃，１０〜３０秒程度のＲＴＡが行なわれ、
Ｎ+ 型拡散層１０７ｂ表面，ゲート電極１０４ｂ上面に
はそれぞれＣｏＳｉ2膜１２０ｂａ，１２０ｂｂが形成
される。ＣｏＳｉ2 膜１２０ｂａ，１２０ｂｂの膜厚は
７０ｎｍ程度となる。ＣｏＳｉ2 膜１２０ａが形成され
た後のＮ+ 型拡散層１０７ｂの接合の深さも概ね一様に
なり、０．１２μｍ〜０．１５μｍ程度となる〔図２
（ｃ）〕。
真空を破ることなく真空室（コバルト膜の選択ＣＶＤを
行なった真空室と同じでもよく，異なっていてもよい）
内で、４００〜５５０℃，１０〜３０秒程度のＲＴＡが
行なわれ、さらに真空中もしくは不活性雰囲気中で６０
０〜８００℃，１０〜３０秒程度のＲＴＡが行なわれ、
Ｎ+ 型拡散層１０７ｂ表面，ゲート電極１０４ｂ上面に
はそれぞれＣｏＳｉ2膜１２０ｂａ，１２０ｂｂが形成
される。ＣｏＳｉ2 膜１２０ｂａ，１２０ｂｂの膜厚は
７０ｎｍ程度となる。ＣｏＳｉ2 膜１２０ａが形成され
た後のＮ+ 型拡散層１０７ｂの接合の深さも概ね一様に
なり、０．１２μｍ〜０．１５μｍ程度となる〔図２
（ｃ）〕。
【００３７】この結果、本実施例によるサリサイド構造
のＮチャネルＭＯＳトランジスタでも、Ｎ+ 型拡散層１
０７ｂのＰＮ接合リークの増大およびＰＮ接合耐圧の劣
化の抑制が容易になる。
のＮチャネルＭＯＳトランジスタでも、Ｎ+ 型拡散層１
０７ｂのＰＮ接合リークの増大およびＰＮ接合耐圧の劣
化の抑制が容易になる。
【００３８】続いて、上記第１の実施例と同様に、Ｐ型
シリコン基板１０１の表面上に、４００℃程度の常圧気
相成長（ＡＰＣＶＤ）による膜厚１００ｎｍ程度の酸化
シリコン膜と４００℃程度の減圧気相成長（ＬＰＣＶ
Ｄ）による膜厚２μｍ程度のＴＥＯＳ−ＢＰＳＧ膜とか
らなる層間絶縁膜１１１が形成される。Ｎ+ 型拡散層１
０７ｂに形成されたＣｏＳｉ2 膜１２０ｂａに達する口
径０．４μｍ程度のコンタクト孔１１２，フィールド酸
化膜１０２上においてゲート電極１０４ｂに形成された
ＣｏＳｉ2 膜１２０ｂｂに達する口径０．４μｍ程度の
コンタクト孔（図示せず）が、層間絶縁膜１１１に形成
される。次に、反応性スパッタリングにより、（層間絶
縁膜１１１上面での）膜厚５０〜１００ｎｍの窒化チタ
ン膜１１３が全面に形成される。水素還元法あるいはシ
ラン還元法によりタングステン膜１１４が全面に形成さ
れ、このタングステン膜１１４が反応性イオンエッチン
グ（ＲＩＥ）もしくは化学的機械研磨法（ＣＭＰ）等に
よりエッチバックされ、コンタクト孔１１２を充填する
ようにこのタングステン膜１１４が残置される。さらに
全面に銅を０．１〜０．５Ｗｔ．％含んだアルミ合金膜
が１１５が形成され、このアルミ合金膜１１５および窒
化チタン膜１１３がパターニングされて所望の配線が形
成され、本実施例によるＮチャネルＭＯＳトランジスタ
が完成する〔図２（ｄ）〕。
シリコン基板１０１の表面上に、４００℃程度の常圧気
相成長（ＡＰＣＶＤ）による膜厚１００ｎｍ程度の酸化
シリコン膜と４００℃程度の減圧気相成長（ＬＰＣＶ
Ｄ）による膜厚２μｍ程度のＴＥＯＳ−ＢＰＳＧ膜とか
らなる層間絶縁膜１１１が形成される。Ｎ+ 型拡散層１
０７ｂに形成されたＣｏＳｉ2 膜１２０ｂａに達する口
径０．４μｍ程度のコンタクト孔１１２，フィールド酸
化膜１０２上においてゲート電極１０４ｂに形成された
ＣｏＳｉ2 膜１２０ｂｂに達する口径０．４μｍ程度の
コンタクト孔（図示せず）が、層間絶縁膜１１１に形成
される。次に、反応性スパッタリングにより、（層間絶
縁膜１１１上面での）膜厚５０〜１００ｎｍの窒化チタ
ン膜１１３が全面に形成される。水素還元法あるいはシ
ラン還元法によりタングステン膜１１４が全面に形成さ
れ、このタングステン膜１１４が反応性イオンエッチン
グ（ＲＩＥ）もしくは化学的機械研磨法（ＣＭＰ）等に
よりエッチバックされ、コンタクト孔１１２を充填する
ようにこのタングステン膜１１４が残置される。さらに
全面に銅を０．１〜０．５Ｗｔ．％含んだアルミ合金膜
が１１５が形成され、このアルミ合金膜１１５および窒
化チタン膜１１３がパターニングされて所望の配線が形
成され、本実施例によるＮチャネルＭＯＳトランジスタ
が完成する〔図２（ｄ）〕。
【００３９】上記第２の実施例は、上記第１の実施例の
有する効果を有する。さらに上述したように、本実施例
は自然酸化膜の除去が所要の圧力の無水弗化水素ガスに
曝らされてなされるため、上記第１の実施例に比べて半
導体素子へのダメージの影響が少ない。さらにまた、本
実施例はコバルト膜の選択成長に先だってシリコン膜の
選択成長を行なうことから、本実施例の方が上記第１の
実施例より微細な（特に拡散層の接合の浅い）半導体素
子の形成に適用することが容易になる。
有する効果を有する。さらに上述したように、本実施例
は自然酸化膜の除去が所要の圧力の無水弗化水素ガスに
曝らされてなされるため、上記第１の実施例に比べて半
導体素子へのダメージの影響が少ない。さらにまた、本
実施例はコバルト膜の選択成長に先だってシリコン膜の
選択成長を行なうことから、本実施例の方が上記第１の
実施例より微細な（特に拡散層の接合の浅い）半導体素
子の形成に適用することが容易になる。
【００４０】上記第２の実施例もＮチャネルＭＯＳトラ
ンジスタの形成に関するものであるが、本実施例もこれ
に限定されるものではない。本実施例の応用例として、
ＬＤＤ構造のＮ型拡散層を有したＮチャネルＭＯＳトラ
ンジスタにも適用でき、ＰチャネルＭＯＳトランジスタ
にも適用でき、ＣＭＯＳトランジスタにも適用できる。
さらに本実施例の別の応用例として、いわゆるポリシリ
エミッタ構造のバイポーラトランジスタにおけるエミッ
タ電極の形成にも適用可能である。
ンジスタの形成に関するものであるが、本実施例もこれ
に限定されるものではない。本実施例の応用例として、
ＬＤＤ構造のＮ型拡散層を有したＮチャネルＭＯＳトラ
ンジスタにも適用でき、ＰチャネルＭＯＳトランジスタ
にも適用でき、ＣＭＯＳトランジスタにも適用できる。
さらに本実施例の別の応用例として、いわゆるポリシリ
エミッタ構造のバイポーラトランジスタにおけるエミッ
タ電極の形成にも適用可能である。
【００４１】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、コバルトジシリサイド膜を用いたサイサ
イド構造のＭＯＳ型半導体装置の製造において、多結晶
シリコン膜からなるゲート電極を形成し、ゲート電極の
側面に絶縁膜からなるサイドウォール・スペーサを形成
し、拡散層を形成した後、真空装置中において拡散層表
面およびゲート電極上面の自然酸化膜を除去する。さら
に、真空を破ることなく、コバルト有機化合物を気化さ
せ，このガスを還元するＣＶＤ法により、拡散層表面お
よびゲート電極表面にコバルト膜を選択的に形成する。
続いて、ＲＴＡにより、これらのコバルト膜のシリサイ
ド化を行なう。
の製造方法は、コバルトジシリサイド膜を用いたサイサ
イド構造のＭＯＳ型半導体装置の製造において、多結晶
シリコン膜からなるゲート電極を形成し、ゲート電極の
側面に絶縁膜からなるサイドウォール・スペーサを形成
し、拡散層を形成した後、真空装置中において拡散層表
面およびゲート電極上面の自然酸化膜を除去する。さら
に、真空を破ることなく、コバルト有機化合物を気化さ
せ，このガスを還元するＣＶＤ法により、拡散層表面お
よびゲート電極表面にコバルト膜を選択的に形成する。
続いて、ＲＴＡにより、これらのコバルト膜のシリサイ
ド化を行なう。
【００４２】このため、Ｄ．Ｃ．マグネトロン・スパッ
タリング等のＰＶＤに比べて、磁場の影響や電子線の照
射等が無いため、膜厚が充分に薄く，純度の高いコバル
ト膜が、均一性および再現性よく，かつ制御性よく形成
できる。これにより、コバルトジシリサイド膜と拡散層
との界面も一様になるため、拡散層のＰＮ接合リークの
増大，ＰＮ接合耐圧の劣化を抑制することが容易にな
る。
タリング等のＰＶＤに比べて、磁場の影響や電子線の照
射等が無いため、膜厚が充分に薄く，純度の高いコバル
ト膜が、均一性および再現性よく，かつ制御性よく形成
できる。これにより、コバルトジシリサイド膜と拡散層
との界面も一様になるため、拡散層のＰＮ接合リークの
増大，ＰＮ接合耐圧の劣化を抑制することが容易にな
る。
【図１】本発明の第１の実施例の製造工程の断面模式図
である。
である。
【図２】本発明の第２の実施例の製造工程の断面模式図
である。
である。
【図３】従来の半導体装置の製造工程の断面断面図であ
り、従来の半導体装置の製造方法の問題点を説明するた
めの図である。
り、従来の半導体装置の製造方法の問題点を説明するた
めの図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３ａ，１０３ｂ，２０３ ゲート酸化膜 １０４ａ，１０４ｂ，２０４ ゲート電極 １０５ａ，１０５ｂ，２０５ サイドウォール・スペ
ーサ １０７ａ，１０７ｂ，２０７ Ｎ+ 型拡散層 １０８ａ，１０８ｂ，２０８ コバルト膜 １１０ａａ，１１０ａｂ，１１０ｂａ，１１０ｂｂ，２
１０ａ，２１０ｂＣｏＳｉ2 膜 １１２ コンタクト孔 １１３ 窒化チタン膜 １１４ タングステン膜 １１５ アルミ合金膜 １２１ 単結晶シリコン膜 １２２ 多結晶シリコン膜 ２０６ 自然酸化膜 ２０９ａ，２０９ｂ ＣｏＳｉ膜
ーサ １０７ａ，１０７ｂ，２０７ Ｎ+ 型拡散層 １０８ａ，１０８ｂ，２０８ コバルト膜 １１０ａａ，１１０ａｂ，１１０ｂａ，１１０ｂｂ，２
１０ａ，２１０ｂＣｏＳｉ2 膜 １１２ コンタクト孔 １１３ 窒化チタン膜 １１４ タングステン膜 １１５ アルミ合金膜 １２１ 単結晶シリコン膜 １２２ 多結晶シリコン膜 ２０６ 自然酸化膜 ２０９ａ，２０９ｂ ＣｏＳｉ膜
Claims (10)
- 【請求項１】 一導電型のシリコン基板表面の素子分離
領域にフィールド酸化膜を形成し、該シリコン基板表面
の素子形成領域にゲート酸化膜を形成し、多結晶シリコ
ン膜からなるゲート電極を形成する工程と、 前記ゲート電極の側面に絶縁膜からなるサイドウォール
・スペーサを形成する工程と、 前記素子形成領域の所要の領域に逆導電型の拡散層を形
成する工程と、 真空装置中において、前記拡散層表面および前記ゲート
電極表面の自然酸化膜を除去する工程と、 真空を破ることなく、コバルト有機化合物の気化ガスを
原料ガスとする化学的気相成長により前記拡散層表面並
びに前記ゲート電極表面にのみにコバルト膜を選択的に
形成する工程と、真空を破ることなく第１の熱処理を行なって前記拡散層
および前記ゲート電極表面に選択的にコバルト・リッチ
なコバルトシリサイド（ＣｏＳｉ 1+X ）膜（但し、０≦
Ｘ〈１）を形成し、さらに真空を破ることなく第２の熱
処理を行なって該拡散層および該ゲート電極表面に選択
的にコバルトジシリサイド（ＣｏＳｉ 2 ）膜を形成する
工程と、 前記シリコン基板表面上に層間絶縁膜を形成し、該層間
絶縁膜に前記拡散層，前記ゲート電極に達するコンタク
ト孔を形成し、該コンタクト孔を介して該拡散層，該ゲ
ート電極に接続される金属配線を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記サイドウォール・スペーサを構成す
る前記絶縁膜が、高温かつ減圧下での化学的気相成長に
より形成される酸化シリコン（ＨＴＯ）膜からなること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記自然酸化膜の除去が、水素プラズマ
を用いて行なわれることを特徴とする請求項１もしくは
請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記自然酸化膜の除去が、無水弗化水素
ガスを用いて行なわれることを特徴とする請求項１もし
くは請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記コバルト有機化合物が、ビス（シク
ロペンタジエン）コ バルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 5 ）
2 ），ビス（シクロペンタジエンメタナト）コバルト
（ＩＩ）（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルアセ
トナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ）
2 ），ビス（ジピバロイルメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 11 Ｏ） 2 ）およびビス（ヘキサフルオロ
アセチルアセトナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ
Ｆ 6 Ｏ 2 ） 2 ）のうちの１つであることを特徴とする請
求項１，請求項２，請求項３もしくは請求項４記載の半
導体装置の製造方法。 - 【請求項６】 一導電型のシリコン基板表面の素子分離
領域にフィールド酸化膜を形成し、該シリコン基板表面
の素子形成領域にゲート酸化膜を形成し、多結晶シリコ
ン膜からなるゲート電極を形成する工程と、 前記ゲート電極の側面に絶縁膜からなるサイドウォール
・スペーサを形成する工程と、 前記素子形成領域の所要の領域に逆導電型の拡散層を形
成する工程と、真空装置中において、前記拡散層表面お
よび前記ゲート電極表面の自然酸化膜を除去する工程
と、 真空を破ることなく、前記拡散層表面並びに前記ゲート
電極表面にのみにシリコン膜を選択的に形成する工程
と、 真空を破ることなく、コバルト有機化合物の気化ガスを
原料ガスとする化学的気相成長により前記シリコン膜表
面にのみにコバルト膜を選択的に形成する工程と、真空を破ることなく第１の熱処理を行なって前記拡散層
および前記ゲート電極表面に選択的にコバルト・リッチ
なコバルトシリサイド（ＣｏＳｉ 1+X ）膜（但し、０≦
Ｘ〈１）を形成し、さらに真空を破ることなく第２の熱
処理を行なって該拡散層および該ゲート電極表面に選択
的にコバルトジシリサイド（ＣｏＳｉ 2 ）膜を形成する
工程と、 前記シリコン基板表面上に層間絶縁膜を形成し、該層間
絶縁膜に前記拡散層，前記ゲート電極に達するコンタク
ト孔を形成し、該コンタクト孔を介して該拡散層，該ゲ
ート電極に接続される金属配線を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記サイドウォール・スペーサを構成す
る前記絶縁膜が、高温かつ減圧下での化学的気相成長に
より形成される酸化シリコン（ＨＴＯ）膜からなること
を特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記自然酸化膜の除去が、水素プラズマ
を用いて行なわれることを特徴とする請求項６もしくは
請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記自然酸化膜の除去が、無水弗化水素
ガスを用いて行なわれることを特徴とする請求項６もし
くは請求項７記載の半導体装置の製造方法。 - 【請求項１０】 前記コバルト有機化合物が、ビス（シ
クロペンタジエン）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ
5 ） 2 ），ビス（シクロペンタジエンメタナト）コバル
ト（ＩＩ）（Ｃｏ（Ｃ 6 Ｈ 7 ） 2 ），ビス（アセチルア
セトナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ 7 Ｏ 2 ）
2 ），ビス（ジピバロイルメタナト）コバルト（ＩＩ）
（Ｃｏ（Ｃ 6 Ｈ 11 Ｏ） 2 ）およびビス（ヘキサフルオロ
アセチルアセトナト）コバルト（ＩＩ）（Ｃｏ（Ｃ 5 Ｈ
Ｆ 6 Ｏ 2 ） 2 ）のうちの１つであることを特徴とする請
求項６，請求項７，請求項８もしくは請求項９記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073105A JP2738333B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
| KR1019960009897A KR100235361B1 (ko) | 1995-03-30 | 1996-03-29 | 반도체 장치 제조 방법(Method of fabricating semiconductor device) |
| US08/625,546 US6107096A (en) | 1995-03-30 | 1996-04-01 | Method of fabricating a salicide-structured MOS semiconductor device having a cobalt disilicied film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073105A JP2738333B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274047A JPH08274047A (ja) | 1996-10-18 |
| JP2738333B2 true JP2738333B2 (ja) | 1998-04-08 |
Family
ID=13508698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073105A Expired - Fee Related JP2738333B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6107096A (ja) |
| JP (1) | JP2738333B2 (ja) |
| KR (1) | KR100235361B1 (ja) |
Families Citing this family (21)
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|---|---|---|---|---|
| JP3239940B2 (ja) * | 1997-09-10 | 2001-12-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6610564B2 (en) | 2000-03-03 | 2003-08-26 | Shinichi Fukada | Method of fabricating semiconductor device |
| US6545326B2 (en) | 1997-09-19 | 2003-04-08 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| KR100568077B1 (ko) | 1997-09-19 | 2006-04-05 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치의 제조방법 |
| JP2008060594A (ja) * | 1997-11-17 | 2008-03-13 | Toshiba Corp | 半導体装置の製造方法 |
| JP3199015B2 (ja) | 1998-02-04 | 2001-08-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100296117B1 (ko) * | 1998-05-27 | 2001-10-26 | 윤덕용 | 화학기상증착법에의한코발트다이실리사이드콘택형성방법 |
| US6235630B1 (en) | 1998-08-19 | 2001-05-22 | Micron Technology, Inc. | Silicide pattern structures and methods of fabricating the same |
| US6326289B1 (en) * | 1998-08-24 | 2001-12-04 | Texas Instruments Incorporated | Method of forming a silicide layer using a pre-amorphization implant which is blocked from source/drain regions by a layer of photoresist |
| KR100280102B1 (ko) * | 1998-10-13 | 2001-03-02 | 윤덕용 | 코발트-카본 합금박막을 이용한 단결정 코발트다이실리사이드콘택 형성방법 |
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