KR100235361B1 - 반도체 장치 제조 방법(Method of fabricating semiconductor device) - Google Patents

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Abstract

본 발명은 반도체 장치 제조 방법을 제공하는데, 진공 상태에서, 확산층(107, 107b)과 게이트 전극(104a, 104b) 모두에 형성된 자연적으로 산화된 막을 제거하는 단계와; 확산층(107, 107b)과 게이트 전극(104a, 104b) 모두에 코발트 유기 화합물을 기화함으로써 발생하는 가스를 이용한 화학증착에 의해 코발트 막(108a, 108b)을 선택적으로 형성하는 단계 및; 이들 단계 동안 반도체 기판(101)은 진공 상태로 유지된 채, 확산층(107, 107b)과 게이트 전극(104a, 104b) 모두에 코발트 디실리사이드(CoSi2) 막(110aa, 110ab; 110ba, 110bb)을 선택적으로 형성하기 위해 열 어닐링을 수행하는 단계로 특징 지워진다. 본 방법은 높은 재생 능력과 함께 균일한 두께를 갖는 고순도의 코발트 박막의 형성을 가능케 하고, 그리고 코발트 디실리사이드(CoSi2)막의 형성 후에 확산층 내에서 PN 접합을 가로지르는 증가된 누출 전류와 PN 접합의 브레이크다운 전압의 감소를 막는 것이 가능하다.

Description

반도체 장치 제조 방법
제1a도 내지 제1c도는 종래의 반도체 장치 제조 방법의 각 단계를 도시하는 반도체 장치의 횡단면도.
제2a도 내지 제2d도는 본 발명의 제1의 실시예에 따라 수행되는 방법의 각 단계를 도시하는 반도체 장치의 횡단면도.
제3a도 내지 제3d도는 본 발명의 제2의 실시예에 따라 수행되는 방법의 각 단계를 도시하는 반도체 장치의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
101, 201 : P-형 실리콘 기판 102, 202 : LOCOS 필드 산화막
103a, 103b, 203 : 게이트 산화물 104a, 104b, 204 : 게이트 전극
105a, 105b, 205 : 측벽 스페이스(Sidewall spacer)
107a, 107b, 207 : N+확산층 108a, 108b, 208 : 코발트막
110aa, 110ab, 110ba, 110bb, 210a, 210b : CoSi2막
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
[발명의 분야]
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 코발트 디실리사이드(Cobalt disilicide; CoSi2) 막을 이용한 샐리사이드 구조의(Salicide-structured)MOS 반도체 장치 제조 방법에 관한 것이다.
[관련기술의 설명]
티타늄 실리사이드(TiSi2) 막과 함께 제조되는 샐리사이드(자기 정렬의 실리사이드; self-aligned-silicide) 구조의 MOS 반도체 장치는 기술적인 분야에서 잘 알려져 있다. 그러한 MOS 트랜지스터에서, 티타늄 실리사이드(TiSi2) 막은 폴리실리콘 막으로 구성된 게이트 전극의 표면과 확산층 양쪽 모두의 표면상에 선택적으로 형성되고, 그로 인해 확산층과 배선으로서의 게이트 전극의 저항은 상당히 감소되어, 반도체 장치는 고속의 동작과 높은 수행 능력을 갖게 된다.
그러나, 반도체 장치가 점점 미세한 크기로 제조됨에 따라 다음과 같은 현상이 발견되었다. N+확산층이나 N+폴리실리콘으로 구성된 게이트 전극내에서 비소(AS) 농도가 크게될 때, 또는 N+확산층 또는 게이트 전극의 패턴화된 종단부가 큰 스트레스(stress)를 받을 때, TiSi2막에서 C49구조로부터 C54구조로의 상 전이가 지연되게 된다.
게다가, TiSi2막은 더 얇은 PN 접합을 갖기 위해 두께가 더욱 얇아져야 한다. 따라서, 만약 TiSi2막의 두께가 얇다면, 상기 TiSi2막이 급속 열 어닐링(rapid thermal annealing)을 받게 되면 응집하게 될 것이다. 그 결과, 미세하게 패턴화된 TiSi2막은 큰 저항을 갖게 된다.
상기한 이런 문제를 극복하기 위해, 미세하게 패턴화되는 경우에도 연전히 TiSi2막보다 적은 저항을 갖는 CoSi2막으로 제조되는 샐리사이드 구조의 MOS 반도체 장치가 제안되어 있다. 이를테면 Antonio C. Berti 등의“A Manufacturable Process for the Fomation of Self Aligned Cobalt Silicide in a Sub Micrometer CMOS Technology”(Proceeding of 1992, VLSI Multilevel Interconnection Conference, pp. 267-273)은 CoSi2막을 내포하는 샐리사이드의 구조의 MOS 트랜지스터 장치를 제안한다. 상기 보고서에서 제안된 n- 채널 MOS 트랜지스터 제조 방법은, 상기 방법의 각 과정을 도시하는 반도체 장치 횡단면도인 제1a도 내지 제1c도를 참조하여 하기에 설명될 것이다.
우선, 제1a도에 도시된 바와 같이, P-형 실리콘 기판(201) 상의 장치 고립 영역(device isolation regions) 내에 LOCOS 필드 산화물(202)이 형성되고, 11nm 두께의 게이트 산화물(203)이 장치 형성 영역(device formation regions) 위로 열산화에 의해 침착된다. 다음에, 도핑되지 않은 폴리실리콘 막이 결과물 위로 침착된다. 상기 폴리실리콘 막은 게이트 전극 모양으로 패턴화된다. 그 다음, TEOS 산화물 막이 결과물 위로 침착되고, 패턴화된 폴리실리콘 막의 측벽 둘레에 측벽 스페이서(Sidewall Spacer; 205)를 형성하도록 다시 에칭된다. 명백하게, 측벽 스페이서(205)는 TEOS 산화물 막으로 구성된다. 그 다음으로, P형 실리콘 기판(201)의 장치 형성 영역 내에 N+확산층이 측벽 스페이서(205)에 대해 자기 정렬(self-aligning) 방식으로 형성되도록 5.0×1015㎝-2의 비소 이온 주입이 실행된다. 동시에, 패턴화된 폴리실리콘 막은 제1도에 도시된 바와 같이, N+폴리실리콘 막으로 구성된 게이트 전극(204)으로 변화된다.
그 다음, 실리콘 기판(201) 전체에 걸쳐 20nm 두께의 코발트 막(208)을 침착시키도록 스퍼터링(sputtering)이 수행된다. 그후에, N+확산층(207)과 게이트 전극(204)의 노출된 표면상에 자기 정렬의 방식으로 각각 CoSi 막(209a 및 209b)을 형성하도록 제1의 급속 열 어닐링(RTA)이 질소 대기(atmosphere) 내에서 약 475℃로 수행된다. 코발트 막(208)은 제1b에 도시된 바와 같이, 필드 산화물(202)과 측벽 스페이서(205) 둘 다의 노출된 표면 위에서만 반응하지 않은 채 남게 된다. 그다음 반응하지 않은 채 남게 된다. 그 다음 반응하지 않은 코발트 막(208)은 왯 에칭(wet etching)에 의해 선택적으로 제거된다. 그 다음, 제2의 급속 열 어닐링이 약 700℃의 질소 대기 상태에서 수행되어, 제1c도에 도시된 바와 같이, CoSi 막(209a 및 209b)을 각각 CoSi2막(210a 및 210b)으로 변화시킨다. 이렇게 형성된 CoSi2막(210a 및 210b)은 약 70nm의 두께를 갖는다. 만약 상기한 제1 및 제2의 급속 열 어닐링 대신 오로지 단일의 급속 열 어닐링이 이를테면, 약 700℃에서 수행되면, 실리사이데이션(silicidation)이 아주 급속히 진행하기 때문에, N+확산층(207) 상에 형성되어야 할 CoSi2막(210a 및 210b)은 측벽 스페이스(205)를 따라 성장할 것이다. 따라서, 반응하지 않은 코발트 막(208)이 선택적으로 제거될지라도, 측벽을 따라 성장한 CoSi2막과 게이트 전극(204)의 위쪽 표면상에 형성된 CoSi2막 사이에서 누전의 발생을 막는 것은 상당히 어렵다.
CoSi2막을 갖는 샐리사이드 구조의 MOS 반도체 장치 제조의 다른 방법이 Chih-Shih Wei 등의 “Formation of Self-Aligned TiN/CoSi2Bilayer from Co/Ti/Si and its Application in Salicide, Diffusion Barrier and Contact Fill”(Proceeding of 1990, IEEE VLSI Multilevel Interconnection Conference, pp 233-239)에서 발표되었다. 보고서에 따르면 실리콘 기판 상으로 코발트 막을 침착하기 전에 티타늄 막이 형성된다. 그 다음, 결과물은 질소 대기내에서 급속 열 어닐링을 받게 된다. 티타늄 원자는 급속 열 어닐링 동안 코발트 막내에서 이동하기 때문에, 결과물 CoSi2막은 자신의 위쪽 표면이 티타늄 질화물로 덮히게 된다. 본 방법은 산소에 의해 가해지는 실리콘 기판과 코발트 막 사이의 접면에 대한 영향이 제어될 수 있다는 이점을 제공한다. 이 사실은 실리콘 기판 상에 형성되는 자연적으로 산화된 막내에 포함된 산소가 티타늄으로 게터링되어(gettered) 상기 산소가 티타늄과 함께 코발트 막의 위쪽 표면상으로 이동할 수 있기 때문이다.
CoSi2막을 갖는 샐리사이드 구조의 MOS 반도체 장치는 TiSi2막을 갖는 샐리사이드 구조의 MOS 반도체 장치와 달리 미세하게 형성된 패턴내에서 야기되는 고저항화 현상을 방지할 수 있다. 그러나, CoSi2막을 포함하는 샐리사이드 구조의 MOS 반도체 장치 제조의 상기 방법은 다음과 같은 단점을 가지고 있다.
맨 처음 언급된 방법(Antonio C. Berti)에 있어서, 자연적으로 산화된 막(206)의 존재를 무시하는 것은 허용되지 않는다(제1a도 참조). 본 방법에서는 코발트 막 스퍼트링 이전에 불화수소산으로 왯 에칭을 수행하지만, 실리콘 기판(201)은 왯 에칭 이후에 대기에 노출하게 된다 따라서, 확산층(207)은 대기 상에 존재하는 산소를 흡수하고, 그 결과 확산층(207)과 게이트 전극(204) 모두에 제1a도에 도시된 바와 같이, 자연적으로 산화된 막(206)이 형성된다. 만약 코발트 막(208)이 형성되고 그후에 자연적으로 산화된 막(206)이 확산층(207)과 게이트 전극(204)을 덮고 있는 상태에서 제1의 급속 열 어닐링이 이루어지면, N+확산층(207)과 CoSi 막(209a)은 제1b도에 도시된 바와 같이, 그들 사이에서 비균일 또는 지그재그 모양의 접면을 갖게 된다. 이 사실은 게이트 전극(204)과 CoSi 막(209b) 사이의 접면에 대해서도 동일하다. 제2의 급속 열 어닐링에 의해 얻어지는 N+확산층(207)과 CoSi2막 사이의 접면 각각은 N+확산층(207)과 CoSi 막(209a) 사이에 형성된 지그재그 접면에 의해 영향을 받는 것을 피할 수 없다. 게다가, CoSi 막(209a)으로부터 CoSi2막(210a)으로의 전환은 부피의 팽창을 수반하고, 그러므로 N+확산층(207)의 PN접합면(PN junction planes)과 지그재그 CoSi2막(210a)의 바닥 표면간의 간격은 더 작아지게 된다. 따라서, N+확산층(207)의 PN접합내의 누출 전류는 증가할것이고 PN접합의 브레이크다운 전압(breakdown voltage)은 감소할 것이다.
두 번째로 언급된 방법(Chin-shin Wei)은 첫번째 언급된 방법에서 발생한 자연적으로 산화된 막의 존재에 의해 야기되는 문제점을 해결할 수 있다. 그러나, 본 방법은 첫번째 언급된 방법보다 더 본질적인 문제점을 안고 있다. 코발트 막을 침착하기 위해, DC 마그네트론 스퍼터링(DC magnetron sputtering)이 통상 사용된다. 그러나, 페로마그네틱 물질(ferromagnetic substance)인 코발트는 스퍼터링 장치의 자석의 안정적인 회전을 방해하고, 그 결과 코발트 타게트 내의 코발트 순도가 코발트의 자기력을 약화시키도록 감소되지 않으면 스퍼터링은 안정적으로 수행될 수 없다.
게다가, 스퍼터링의 결과로 코발트 타게트의 표면상에 발생하는 부식은 코발트타게트의 자기력 분배를 변화시켜 시간 경과에 따른 스퍼터링 스피드 및/또는 스퍼터링 균일성에 나쁜 영향을 미친다. 따라서,티타늄 및 코발트 막이 침착되는 Chih-Shin Wei의 방법에 의한 제어하에서도 높은 재생 능력으로 고순도를 갖는 얇은 코발트 막을 균일하게 형성하는 것은 어렵다.
PVD에 의한 코발트 막을 침착하는 또 다른 방법으로서, 전자총 가열에 의한 증착이 사용될 수도 있다. 그러나, 증착에 사용되는 전자총은 반도체 장치에 손상을 줄 수 있기 때문에, 이 방법은 얇은 게이트 산화물을 갖는 최근의 MOS반도체 장치에는 적합치 않다.
[발명이 이루고자 하는 기술적 과제]
[본 발명의 요약]
본 발명의 목적은 CoSi2막을 갖는 샐리사이드 구조의 MOS반도체 장치가 제조될 때, 제어하에서 높은 재생 능력으로 균일한 두께를 갖는 고순도의 얇은 코발트 막의 형성을 가능하게 하는 반도체 장치 제조 방법을 제공하는 것이고, 코발트 디실리사이드(CoSi2)막의 형성 후에 확산층내에서 PN접합을 가로지르는 증가된 누출 전류 및 PN접합의 브레이크다운 전압의 감소 둘 다를 방지하는 것이다.
본 발명은 반도체 장치 제조 방법을 제공하는데 다음 단계를 포함한다. (a)제1의 전도성을 갖는 반도체 기판상의 장치 형성 영역내에 게이트 전극을 형성하는 단계,(b) 장치 형성 영역 내에 제2의 전도성을 갖는 확산층을 형성하는 단계,(c)진공상태에서, 확산층과 게이트 전극 모두에 형성된 자연적으로 산화된 막을 제거하는 단계,(d) 코발트 유기화합물을 기화시킴으로써 발생하는 가스를 이용한 화학 증착(chemical vapor deposition)에 의해 확산층과 게이트 전극 모두에 코발트 막을 선택적으로 형성하는 단계, (e) 반도체 기판을 단계(c)에서 단계(e)동안 진공상태에 둔 채, 확산층과 게이트 전극 모두에 코발트 디실리사이드(CoSi2)막을 선택적으로 형성하는 열 어닐링 단계,(f) 층간 절연막이 끼여있는 확산층과 게이트 전극 모두와 전기적으로 접속되어 금속 배선을 형성하는 단계.
상기 방법은 확산층과 게이트 전극 모두에 실리콘 막을 선택적으로 형성하는 단계(g)를 포함할 수도 있다. 단계(g)는 단계(c) 및 단계(d) 사이에서 수행되어야 한다. 이 경우, 코발트 막은 단계(d)에서 실리콘 막 위에 선택적으로 형성된다.
단계(c) 및 단계(d)는 각각 제1 및 제2의 진공 챔버에서 수행되는 것이 바람직하다. 반도체 기판은 진공 상태로 유지된 채 제1의 진공 챔버에서 제2의 진공 챔버로 옮겨진다. 단계(c)는 수소를 포함하는 플라즈마 또는 불화수소(HF)를 포함하는 가스를 이용해서 수행되는 것이 바람직하다.
상기에 설명한 바와 같이, 본 발명의 방법에 있어서, 게이트 전극은 폴리실리콘으로 형성되고, 절연막으로 구성된 측벽 스페이서는 게이트 전극 주위에 형성된다. 확산층이 형성된 후, 확산층과 게치트 전극 양쪽 모두의 표면에 형성되는 자연적으로 산화된 막은 진공 챔버와 같은 진공 상태 안에서 제거된다. 실리콘 기판을 진공 상태 내에 유지한 채, 코발트 막은 CVD에 의해 확산층과 게이트 전극 모두에 선택적으로 형성되는데, 상기 CVD내에서는 코발트 유기 화합물이 기화되고 그후에 이렇게 발생된 가스는 환원된다. 그 다음, 코발트 막이 실리사이드 되도록 RTA가 수행된다.
따라서, 상기 방법은 DC 마그네트론 스퍼터링과 같은 PVD와는 달리 자기장에 의해 영향을 받지 않고 전자 빔 조사를 필요로 하지도 않고 따라서 제어하에서 높은 재생 능력으로 고순도의 충분히 얇은 코발트 막을 형성하는 것이 가능하다. 이 사실은 코발트 디실리사이드 막과 확산층 사이의 접면이 균일 또는 평평하게 되는 것을 가능하게 하고, 그 결과 확산층의 PN접합을 가로지르는 증가된 누출 전류를 억제하고 PN 접합의 브레이크다운 전압의 감소를 억제한다.
본 발명의 상기 및 다른 목적과 유익한 특징은 도면을 참조로 한 하기의 설명으로부터 명백해질 것인데, 도면내의 부호는 참고문헌처럼 도면 전체에서 동일하거나 또는 비슷한 부분을 나타낸다.
[발명의 구성 및 작용]
[양호한 실시예의 설명]
본 발명에 따른 양호한 실시예가 도면을 참조하여 하기에 설명될 것이다.
제2a도 내지 제2d도와 관련해서, 본 발명의 제1의 실시예에 따른 CoSi2막을 이용한 샐리사이드 구조의 n-채널 MOS 트랜지스터 제조 방법이 하기에 설명된다.
우선, 제2a도에 도시된 바와 같이, 약 400nm 두께의 LOCOS 필드 산화물(102)이 P-형 실리콘 기판(101)상의 장치 고립 영역 내에 형성되고, 약 10nm 두께의 게이트 산화물(103a)이 장치 형성 영역 위로 열산화에 의해 침착된다. 그 다음, 약 250nm 두께의 도핑도지 않은 폴리실리콘 막이 결과물 위로 침착된다. 이렇게 침착된 폴리실리콘 막은 게이트 전극 모양으로 패턴화된다. 이렇게 패턴화된 폴리실리콘 막은 장치 형성 영역내에서 약 0.35㎛의 폭 또는 게이트 길이를 갖는다. 그 다음,약 100nm 두께의 실리콘 산화물(HTO)이 고온 화학 증착에 의해 결과물 위로 침착되고, 패턴화된 폴리실리콘 막의 측벽 둘레로 측벽 스페이서(105a)를 형성하도록 계속해서 다시 에칭한다. 명백하게, 측벽 스페이서(105a)는 HTO 산화물 막으로 구성된다. 그 다음, 70KeV에서 1∼5.0×1015cm-2의 비소(AS)이온 주입이 수행되고, P형 실리콘 기판(101)의 장치 형성 영역 내에 N+확산층(107a)을 측벽 스페이서에 대해 자기 정렬 방식으로 형성하도록 계속해서 질소대기내에서 약 15∼20분 동안 900℃로 열 어닐링이 수행된다. 동시에, 패턴화된 폴리실리콘 막은 N+폴리실리콘 막으로 구성된 게이트 전극(104a)으로 변한다. N+확산층(107a)은 약 0.2㎛의 PN접합 깊이를 갖는다.
후속하는 불화수소산에 의한 왯 에칭시에, 상기 P-형 실리콘 기판(101)은 진공 챔버(도시되지 않음) 속으로 들어간다. 이때, N+확산층(107a) 및 게이트 전극(104a)의 노출된 표면상에 수 나노미터 정도의 두께를 갖는 자연적으로 산화된 막(도시되지 않음)이 다시 형성된다. 그 다음, P-형 실리콘 기판은 300∼600℃까지 가열되고, N+확산층(107a)과 게이트 전극(104a) 모두에 형성된 자연적으로 산화된 막을 제거하도록 계속해서 0.3∼0.6Pa 압력과 0.4∼1.0KW 의 일률을 갖는 수소 플라즈마에 노출된다. 자연적으로 산화된 막은 실리콘으로 환원됨으로서 제거된다. 따라서, 제2a도에 도시된 바와 같이 N+확산층 (107a)과 게이트 전극(104a)의 노출된 표면이 세척된다.
그 다음, 실리콘 기판(101)을 진공상태 내에 둔 채 캐리어 가스로 수소가스를 이용하고 172∼174℃ 범위내에서 녹는점을 갖는 비스헥사플루오로아세틸아세토네이트(bishexafluoroacetylacetonate) 코발트(Co(C5HF6O2)2)를 기화시킴으로써 얻어지는 가스를 원료 가스(source gas)로 사용하는 코발트의 화학 증착이 수행된다. 그 결과 20∼50nm 범위내의 두께를 갖는 코발트 막(108a)이, 제2b도에 도시된 바와 같이, N+확산층(107a)과 게이트 전극(104a) 상에 선택적으로 형성된다. 본 방법은 앞서 언급한 DC 마그네트론 스퍼터링과 같은 PVD 와는 달리 자기장에 의해 영향을 받지 않고 전자 빔 조사를 필요로 하지 않기 때문에, 제어하에서 높은 재생 능력과 균일성으로 고순도의 충분히 얇은 코발트 막(108a)을 형성하는 것이 가능하다.
상기 언급한 선택적인 CVD는 비스헥사플루오로아세틸아세토네이트 코발트를 기화시켜 얻어지는 가스가 수소가스와 함께 환원되게 하고, 다음과 같은 조건에서 수행된다.
기판온도 : 250∼350℃
캐리어 수소가스 유출 비율(flow rate) : 40∼100sccm
비스헥사플루오로아세틸아세토네이트 코발트 기화가스 유출 비율 : 5∼20sccm
압력 : 1.0~5.0Pa
하나의 공통 진공 챔버내에서 코발트 막(108a)의 선택적인 CVD와 수소플라즈마에 의한 자연적으로 산화된 막의 제거를 수행하는 것은 항상 필요한 것은 아니다. 그들은 상이한 진공 챔버내에서 수행될 수도 있다. 그러나, 그러한 경우에는 P-형 실리콘 기판(101)은 어떤 진공 챔버로부터 다른 진공 챔버로 옮겨질 때 진공 상태로 유지되어야만 한다.
코발트 막(108a)의 성장에서 선택도는 N+확산층(107a) 및 게이트 전극(104a) 둘 다의 실리콘 표면으로 유입된 원료 가스와 필드 산화물 (102) 및 측벽 스페이서를 구성하는 실리콘 산화물의 표면으로 유입된 원료 가스 사이의 환원 비율의 차이에 의존해서 얻어질 수 있다. 게다가, 선택도는 그들 실리콘 산화물의 표면 상태에 크게 의존한다. 제1의 실시예에서, 코발트 막(108a)의 성장 이전에 N+확산층(107a)과 게이트 전극(104a) 둘 다의 실리콘 표면뿐만 아니라 실리콘 산화물(102 및 105)도 수소 플라즈마에 의해 세척되고, 게다가, 코발트 막(108a)은 진공 상태내에 있는 한 계속해서 성장하게 된다. 그러므로 실리콘 산화물상의 환원율을 억제하는 것은 가능하고, 그 결과 코발트 막(108a)의 성장에 대한 높은 선택도를 얻을 수 있다.
다른 한편으론, 코발트 막(108a)의 성장율은 비스헥사플루오로아세틸아세토네이트 코발트 기화 가스의 수소가스로의 유출 비율과 비스헥사플루오로아세틸아세토네이트 코발트 기화 가스의 압력에 크게 의존한다. 그러나, 상기 언급한 성장 조건하에서 코발트 막(108a)의 성장율은 상대적으로 낮고, 엄밀히 말하면 5∼20nm의 범위, 그리고 게다가 코발트의 환원율은 수소가스 유출 비율에 의존하기 때문에, 코발트 막(108a)의 선장율은 성장 온도에 거의 영향을 받지 않는다. 따라서, 제어하에서 높은 재생 능력으로 얇고 균일한 코발트 막(108a)을 형성하는 것이 가능하다. 코발트 막(108a)의 두께는 전체 코발트 막(108a)이 변해서 형성되는 코발트 디실리사이드(CoSi2) 막(하기에 언급됨)이 만족할만한 두께를 갖도록 정해진다. 코발트 막(108a) 두께의 제어성이 높기 때문에, CoSi2의 두께를 조정하는 것은 쉽다.
코발트 막(108a)을 형성하기 위한 원료 가스로서 비스헥사플루오로아세틸아세토네이트 코발트를 기화함으로써 얻어지는 가스가 제1의 실시예에서 사용되었지만, 원료 가스는 그것에 한정되지는 않는다. 상기 언급한 가스 대신에, 다음을 기화함으로써 얻어지는 가스중의 하나가 사용될 수도 있다.
(a)비스싸이클로펜타디에닐코발트(biscyclopentadienylcobalt; Co(C2H5)2),
(b)비스메틸싸이클로펜타디에닐코발트(bismethylcyclopentadienylcobalt; Co(CH3C5H4)2),
(C)비스아세틸아세토네이트코발트(bisacetylacetonatecobalt; Co(CH3COCH3COCH3)2),
(d)비스디피발로일메타네이트코발트(bisdipivaloymethanatecobalt; Co((CH3)3CCOCH4)2).
그 다음, N+확산층(107a) 및 게이트 전극(104a) 둘 다의 표면상에 형성된 코발트 막(108a)이 표면에 대해 자기 정렬의 형식으로 실리사이드되도록 진공 상태로 유지된 실리콘 기판(101)에 대해 진공 챔버내에서 400∼550℃로 10∼30 초 동안 급속 열어닐링이 수행된다. 그 결과, 코발트 막(108a)은 CoCi1+x막(0≤X＜1)으로 변하게 된다. 진공 상태에서 급속 열 어닐링이 수행되는 이유는 코발트 막(108a)의 표면이 산화되는 것을 방지하기 위해서이다. CoSi1+x막은 주로 CoSi 로 구성되지만 CoSi2및 Co2Si 등을 포함한다.
급속 열 어닐링은 상기 챔버와 동일한 챔버 혹은 상기 언급한 선택적 CVD 나 수소플라즈마 세척이 행해진 챔버와 다른 챔버내에서 행해질 수도 있다.
상기 CoSi1+x막은 약 40∼100nm 범위와 일정한 두께를 갖는다. N+확산층(107a) 및 게이트 전극(104a) 모두에 형성된 자연적으로 산화된 막은 수소 플라즈마에 의해 완전히 제거될 수 있고, 충분히 얇은 코발트 막(108a)이 제어하에서 높은 정확성과 또한 균일성과 재생 능력을 갖고 형성될 수 있다는 점 때문에, CoSi1+x막의 두께는 코발트 막(108a)의 성장 조건에 의존한다. 즉, 제1의 실시예에 따른 본 방법은, Antonio C . Berti 의 방법에 의해 제공되는 N+확산층(207)과 CoSi 막 (209a) 사이의 접면이, 제1b도에 도시된 바와 같이, 균일하지 않고 지그재그 형태인 점과는 달리, 확산층(107a)과 CoSi1+x막 사이에 균일한 접면을 제공한다. 게다가, 제1의 실시예에 따른 본 방법은 CoSi1+x막 형성 후에 전체적으로 균일한 접합깊이를 갖는 N+확산층(107a)을 제공한다. 또한, 본 실시예는 반응하지 않은 코발트 막(208)을 제거하는 단계를 포함할 필요가 없다.
그 다음으로, 급속 열 어닐링이 600∼800℃로 10∼30 초 동안 진공 또는 불활성가스 대기내에서 수행되어 그로 인해 N+확산층(107a) 및 게이트 전극(104a) 모두에 형성된 CoSi1+x막을 제2c도에 도시된 바와 같이, 각각 CoSi2막(110aa 및 110ab)으로 변화시킨다.
본 발명에서, RTA가 두 번 수행되었지만, 단지 한 번만 수행될 수도 있다. 단일의 RTA 에 의해 코발트 막(108a)이 CoSi2막(110aa 및 110ab)으로 변화될 때, 코발트 막(108a) 형성 후에 실리사이데이션(silicidtion)을 위한 RTA까지 실리콘기판(101)을 진공 상태로 유지해야만 한다. 상기 CoSi2막 (110aa 및 110ab)은 CoSi1+x막 두께의 균일성으로 인해 균일한 두께를 가질 수 있다. 명확하게 말하면, CoSi2막(110aa 및 110ab)은 약 70∼165nm 의 두께를 갖는다. N+확산층(107a)은 CoSi2막(110aa) 형성 후에 균일한 접합 깊이를 갖는다. 명확하게 말하면, 접합 깊이는 약 0.150∼0.085㎛의 범위 내에 있다.
따라서, 제1의 실시예에 따라 제조된 샐리사이드 구조의 n-채널 MOS 트랜지스터내에서 N+확산층(107a)의 PN 접합을 가로지르는 증가된 누출 전류와 PN 접합의 브레이크다운 전압의 감소는 쉽게 억제될 수 있다.
그 다음, P-형 실리콘 기판(101)상에, 약 400℃에서 APCVD에 의해 발생된 100nm 두께의 실리콘 산화물과 약 400℃에서 LPCVD에 의해 발생된 2㎛ 두께의 TEOS-BPSG 막으로 이루어진 층간 절연막(111)이 침착된다. 그 다음, 층간 절연막(111)을 관통해서 약 0.4㎛의 직경으로 N+확산층(107a) 상에 형성된 CoSi2막 (110aa) 까지 연결되는 접촉홀(112)과 약 0.4㎛의 직경으로 게이트 산화물(103a) 위의 게이트 전극(104a) 상에 형성된 CoSi2막(110ab)까지 연결되는 접촉홀(도시되지 않음)이 형성된다.
그 다음, 반응 스퍼터(reactive sputtering)가 수행되고, 그에 의해 50∼100nm 범위의 두께를 갖는 티타늄 질화물 막(113)이 층간 절연막(111) 상에 침착된다. 그 다음, 수소 환원 공정 또는 시래인(silane) 환원 공정이 수행되고 그에 의해 텅스텐 막(114)을 침착시키고, 상기 막(114)은 반응 이온 에칭(reactive ionetching; RIE) 또는 화학적 및 기계적 세척(CM)에 의해 다시 에칭되고, 그 결과 텅스텐 막(114)의 에칭되지 않고 남은 부분은 접촉홀(112)을 채우게 된다.
그 다음, 0.1∼0.5wt% 범위의 구리(Cu)를 포함하는 알루미늄 합금막(115)이 결과물의 전체에 걸쳐 형성된다. 알루미늄 합금막(115)과 티타늄 질화물 막(113)은 요구되는 배선으로 패턴화되고 상기 패턴화된 알루미늄 합금막(115)이 접촉홀을 채우고 있는 텅스텐 막(114)을 덮게 된다. 따라서, 본 실시예에 따른 n-채널 MOS 트랜지스터는, 제2d도에서 도시된 바와 같이, 완성되게 된다.
제1의 실시예가 n-채널 MOS 트랜지스터의 제작에 적용되었지만, 상기 실시예의 응용은 여기에만 제한되지 않는다. 이를테면, 제1의 실시예는 LDD구조의 n-형 확산층을 갖는 n-채널 MOS 트랜지스터, p-채널 MOS 트랜지스터 또는 CMOS 트랜지스터의 제작에 적용될 수 있다.
제1의 실시예가 CMOS 트랜지스터 제작에 적용되면, 필드 산화물(102)의 형성 전에 n-웰과 p-웰이 형성된다. N+확산층(107a)의 형성 이후에, n-채널 MOS 트랜지스터가 형성될 영역은 포토레지스트로 덮히게 되고, 50KeV에서 약 1.0∼5.0×1015cm-2의 BF2이온 주입이 수행된다. 그 다음, 질소 대기내에서 1000℃로 달구어진 램프에 의해 약 10∼15초 동안의 열 어닐링이 수행되고 그에 의해 P+확산층을 형성하게 된다. 이렇게 형성된 P+확산층은 약 0.2㎛의 PN 접합 깊이를 갖는다. 후속하는 과정은 제1의 실시예에서와 같다.
다른 예로는, 제1의 실시예가 폴리실리콘 에미터를 갖는 바이폴라트랜지스터의 에미터 전극 형성에 적용될 수 있다.
제3a도 내지 제3d도를 참조하여, 본 발명의 제2의 실시예에 따른 CoSi2막을 이용한 샐리사이드 구조의 n-채널 MOS 트랜지스터의 제조 방법이 하기에 설명될 것이다. 요약하면, 제2의 실시예는 자연적으로 산화된 막의 제거와 코발트 막의 선택적 성장 이전에 실리콘 막이 선택적으로 성장된다는 점에서 제1의 실시예와는 다르다.
먼저, 제3a도에 도시된 바와 같이, 약 400nm의 LOCOS 필드 산화물(102)이 장치 고립 영역에 형성되고, 약 8nm의 게이트 산화물이 P-형 실리콘 기판상의 장치 형성 영역 위로 열 산화에 의해 침착된다. 그 다음, 약 150nm의 도핑되지 않은 폴리실리콘 막이 결과물 전체에 걸쳐 침착된다. 이렇게 침착된 폴리실리콘 막은 게이트 전극 모양으로 패턴화된다. 이렇게 패턴화된 폴리실리콘 막은 장치 형성 영역내에서 약 0.25㎛의 폭 또는 게이트 길이를 갖는다. 그 다음, 약 80nm두께의 실리콘 산화물(HTO) 막이 고온 화학 증착에 의해 결과물 위로 침착되고, 패턴화된 폴리실리콘의 측벽 주위로 측벽 스페이서(105b)를 형성하도록 그 뒤 다시 에칭된다. 명백하지만, 측벽 스페이서(105b)는 HTO 산화막으로 구성된다. 그 다음, 50KeV에서 1.0∼5.0×1015cm-2의 비소(AS) 이온 주입이 수행되고, 측벽 스페이서(105b)에 대해 자기 정렬의 방식으로 P형 실리콘 기판 상에 N+ 확산층을 형성하도록 그 뒤 질소대기 상태에서 약 15∼20 분 동안 900℃로 가열된다. 이렇게 형성된 N+ 확산층(107b)은 약 0.15㎛의 PN 접합 깊이를 갖는다.
뒤따르는 불화수소산에 의한 왯 에칭시, P-형 실리콘 기판(101)은 진공 챔버(도시되지 않음)안으로 유입된다. 이때, N+확산층(107b) 및 게이트 전극(104b)의 노출된 표면상에 수 나노미터 두께의 자연적으로 산화된 막(도시되지 않음)이 다시 형성된다. 그 다음, P-형 실리콘 기판(101)은 25∼100℃까지 가열되고, N+확산층(107B)과 게이트 전극(104b) 모두에 형성된 자연적으로 산화된 막을 제거하도록 계속해서 어떤 압력을 갖는 무수 불화물(fluoride anhydride; HF×OH2O) 가스에 노출된다. 자연적으로 산화된 막은 실리콘으로 환원됨으로써 제거되는 것으로 여겨진다. 따라서, 제3a도에 도시된 바와 같이, N+확산층(107b) 및 게이트 전극(104b)의 노출된 표면은 세척된다.
자연적으로 산화된 막의 제거는 제1의 실시예에서와 동일한 방법으로 제거될 수도 있다. 그러나, 자연적으로 산화된 막의 제거를 위해 제2의 실시예에서는 플라즈마가 사용되지 않았기 때문에, 제2의 실시예에서 사용된 방법은 제1의 실시예에서 사용된 방법보다 반도체 장치에 적은 손상을 가한다는 점을 주목해야 된다. 자연적으로 산화된 막의 제거를 위해 제2의 실시예에서 사용된 상기 방법은 제1의 실시예에도 적용될 수 있다.
그 다음, P-형 실리콘 기판(101)은 진공 상태로 유지된 채 제2의 진공 챔버로 이송된다. 그 다음, T.Mogami 등에 의해 보고된 [IEDM Technical Digest, PP.687-690, 1994] 방법이 수행된다. 즉, P-형 실리콘 기판(101)은 약 660℃까지 가열되고, 1sccm 이상의 디실래인가스(disilane gas; Si2H6)가 어떤 압력 또는 진공하의 제2의 진공 챔버로 유입되고, 이로 인해 약 20∼50nm 두께의 단일 크리스탈실리콘 막(121)과 약 20∼50nm 범위의 두께를 갖는 폴리실리콘 막(122)이 제3a도에 도시된 바와 같이, 각각 N+확산층(107b)과 게이트 전극(104b) 상에 선택적으로 성장된다. 상기 언급된 보고서에서 설명된 바와 같이, 만약 디실래인 가스의 유출율이 1sccm 보다 적으면, N+확산층(107b) 상의 단일 크리스탈 실리콘 막(121)의 성장율이 게이트 전극(104b)강의 폴리실리콘 막(122)의 성장율보다 더 크게 된다. 실리콘 막의 선택적 성장과 자연적으로 산화된 막의 제거가 상이한 진공 챔버 내에서 행해지는 이유는 실리콘 막의 선택적 성장이 잔존하는 불화수소(HF) 가스에 의해 영향을 받는 것을 피하기 위해서이다.
그 다음, P-형 실리콘 기판(101)은 진공 상태로 유지된 제3의 진공 챔버로 이송된다. 제1의 실시예에서의 코발트 막의 선택적 성장과 동일한 방법을 수행함으로서, 약 20nm 두께의 코발트 막(108b)이 단일 크리스탈 실리콘 막(121)과 폴리실리콘 막(122) 모두에, 제3b도에서 도시된 바와 같이, 선택적으로 형성된다. 제2의 실시예에 따른 방법이 이미 언급된 DC 마그네트론 스퍼터링과 같은 PVD 와는 달리 자기장에 의해 영향을 받지 않고 전자 빔 조사를 필요로 하지 않기 때문에, 제어하에서 높은 재생 능력과 균일성으로 고순도의 충분히 얇은 코발트 막(108b)을 제1의 실시예와 유사하게, 선택적으로 형성하는 것이 가능하다.
실리콘 막의 선택적 성장과 코발트 막의 선택적 성장은 상이한 진공 챔버내에서 행해지는 것이 선호된다. 이 사실은 잔존하는 가스와 같은 잔존물 특히, 코발트 막의 선택적 성장에서의 탄소함유 잔존물은 실리콘 막의 선택적 성장에 나쁜 영향을 미칠 수 있기 때문이다.
그 다음, 제1의 실시예와 유사하게, 실리콘 기판(101)을 진공상태로 유지한채 진공 챔버내에서 약 10∼30 초 동안 400∼500℃에서 급속 열 어닐링이 행해지고, 그후에 제3c도에 도시된 바와 같이, CoSi2막(110ba 및 110bb)이 가각 N+확산층(107b)과 게이트 전극(104b)의 표면상에 형성되도록 진공 또는 불활성 가스대기내에서 약 10∼30 초 동안 600∼800℃에서 NCRTA가 행해진다. CoSi2막(110ba 및 110bb)의 형성과 코발트 막의 선택적 CVD 는 공통의 진공 챔버 혹은 상이한 진공 챔버내에서 행해질 수도 있다. 상기 CoSi2막 (110ba 및 110bb)은 약 70nm의 두께를 갖는다. N+확산층(107b)은 CoSi2막(110ba)의 형성 후에 균일한 접합 길이를 갖게 된다. 엄밀하게 말하면, 접합 깊이는 약 0.12∼0.15㎛의 범위 내에 있다.
따라서, 제1의 실시예와 유사하게, 제2의 실시예에 따라 제조된 샐리사이드 구조의 n-채널 MOS 트랜지스터내에서 N+확산층의 PN 접합을 가로지르는 증가된 누출 전류와 PN 접합의 브레이크다운 전압의 감소는 쉽게 막을 수 있다.
그 다음, 제1의 실시예와 유사하게, 약 400℃로 APCVD에 의해 발생된 약 100nm 두께의 실리콘 산화물 막과 약 400℃로 LPCVD에 의해 발생된 약 2㎛ 두께의 TEOS-BPSG 막으로 구성된 층간 절연막(111)이 P-형 실리콘 기판(101) 상에 침착된다. 그 다음, 층간 절연막(111)을 관통해서 N+확산층(107b) 상에 형성된 CoSi2막(110ba)에 이르는 약 0.4㎛ 직경의 접촉홀(112)과 게이트 산화물(103b) 위의 게이트 전극(104b) 상에 형성된 CoSi2막(110bb)에 이르는 약 0.4㎛ 직경의 접촉홀(도시되지 않음)이 형성된다. 그 다음, 약 50∼100nm 범위의 두께를 갖는 티타늄질화물 막(113)을 층간 절연막(111) 위로 침착하기 위해 반응 스퍼터가 수행된다. 그 다음 텅스텐 막(114)을 침착하기 위해 수소 환원 공정 또는 시래인 환원 공정이 수행되고, 상기 막(114)은 반응적인 이온 에칭(RIE) 또는 화학적 및 기계적 세척(CMP)에 의해 다시 에칭되어, 그 결과 텅스텐 막(114)의 에칭되지 않고 남은 부분은 접촉홀(112)을 채우게 된다.
그 다음, 0.1∼0.5wt% 범위내의 구리(Cu)를 포함하는 알루미늄 합금 막(115)이 결과물 전체에 걸쳐 형성된다. 상기 알루미늄 합금 막(115)과 티타늄 질화물 막(113)은 패턴화되어 요구되는 배선이 되고 상기 패턴화된 알루미늄 합금막(115)은 접촉홀(112)을 채우고 있는 텅스텐 막(114)을 덮게 된다. 따라서, 제2의 실시예에 따른 n-채널 MOS 트랜지스터는, 제3d도에 도시된 바와 같이 완성되게 된다.
제2의 실시예는 제1의 실시예와 동일하게 유익한 효과를 가져다준다. 게다가, 이미 언급한 것처럼, 자연적으로 산화된 막은 수소 플라즈마 대신 무수불화물에 노출되어 제거되기 때문에, 반도체 장치는 제1의 실시예에서보다 제2의 실시예에서 덜 손상 받게 된다. 게다가, 제2의 실시예는 코발트 막의 선택적 성장 이전에 실리콘 막의 선택적 성장 단계를 포함하고, 따라서, 더욱 미세한 크기의 반도체 장치, 특히, 얕은 접합 길이를 갖는 반도체 장치는 제1의 실시예에서보다 제2의 실시예에서 제조하기가 더 쉽다.
상기 제2의 실시예가 n-채널 MOS 트랜지스터 제조에 적용되었지만, 상기 실시예의 적용은 그것에 제한 받지 않는다. 이를테면, 제2의 실시예는 제1의 실시예와 유사하게, LDD 구조의 n-형 확산층을 갖는 n-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터 또는 CMOS 트랜지스터의 제조에 적용될 수 있다. 또 다른 예로, 제2의 실시예는 폴리실리콘 에미터를 구비한 바이폴라 트랜지스터의 에미터 전극의 형성에 적용될 수 있다.

Claims (8)

  1. (a) 제1의 전도성을 갖는 반도체 기판(101) 상의 장치 형성 영역 내에 게이트 전극(104a, 104b)을 형성하는 단계와; (b) 상기 장치 형성 영역 내에 제2의 전도성을 갖는 확산층(107, 107b)을 형성하는 단계와; (c) 진공 상태에서, 상기 확산층(107, 107b)과 상기 게이트 전극(104a, 104b) 모두에 형성된 자연적으로 산화된 막을 제거하는 단계와; (d) 코발트 유기 화합물을 기화시킴으로써 발생하는 가스를 이용한 화학 증착에 의해 상기 확산층(107, 107b)과 상기 게이트 전극(104a, 104b) 모두에 코발트막을 선택적으로 형성하는 단계와; (e) 단계(c) 내지 단계(e) 동안 반도체 기판을 진공 상태로 유지한 채, 상기 확산층(107, 107b)과 상기 게이트 전극(104a, 104b) 모두에 코발트 디실리사이드(CoSi2) 막(110aa, 110ab; 110ba, 110bb)을 선택적으로 형성하기 위해 열적인 어닐링을 수행하는 단계; 및 (f) 층간 절연막(111)이 끼여있는 상기 확산층(107, 107b)과 상기 게이트 전극(104a, 104b) 둘 다와 전기적으로 접속되어 금속 배선(115)을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 확산층(107b)과 상기 게이트 전극(104b) 모두에 실리콘 막(121, 122)을 선택적으로 형성하는 단계(g)를 더 포함하고, 상기 단계(g)는 상기 단계(c)와 단계(d) 사이에서 수행되고, 상기 코발트 막(108b)은 상기 단계(d)에서 상기 실리콘 막(121, 122) 위에 선택적으로 형성되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 단계(c)와 단계(d)는 제1과 제2의 진공 챔버에서 각각 수행되고, 상기 반도체 기판(101)은 진공 상태로 유지된 채, 제1의 진공 챔버에서 제2의 진공 챔버로 이송되는 반도체 장치 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 단계(c)는 수소를 포함하는 플라즈마를 이용함으로써 수행되는 반도체 장치 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 단계(c)는 불화수소(HF)를 포함하는 가스를 이용함으로써 실행되는 반도체 장치 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 단계(d)의 상기 코발트 유기화합물은 비스싸이클로펜타디에닐코발트(biscyclopentadienylcobalt; Co(C2H5)2, 비스메틸싸이클로펜타디에닐코발트(bismethylcyclopentadienylcobalt; Co(CH3C5H4)2), 비스아세틸아세토네이트코발트(bisacetylacetonatecobalt; Co(CH3COCH3COCH3)2), 비스디피발로일메타네이트코발트(bisdipivaloylmethanatecobalt; (Co((CH3)3CCOCH4)2) 및 비스헥사플루오로아세틸아세토네이트코발트(bishexafluoroacetylacetonatecobalt; (Co(C5HF6O2)2)로 구성된 그룹으로부터 선택되는 반도체 장치 제조 방법.
  7. 제2항에 있어서, 상기 단계(c) 및 단계(g)는 제1 및 제2의 진공 챔버에서 각각 수행되고, 상기 반도체 기판(101)은 진공 상태로 유지된 채, 상기 제1의 진공 챔버로부터 상기 제2의 진공 챔버로 이송되는 반도체 장치 제조 방법.
  8. 제2항에 있어서, 상기 단계(g) 및 단계(e)는 제2 및 제3의 진공 챔버에서 각각 수행되고, 상기 반도체 기판(101)은 진공 상태로 유지된 채, 상기 제2의 진공 챔버로부터 상기 제3의 진공 챔버로 이송되는 반도체 장치 제조 방법.
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