JPH1174510A - 集積回路構造においてコバルト・ケイ化物接点を注入媒体として用いることによりｍｏｓデバイスを形成する方法 - Google Patents
集積回路構造においてコバルト・ケイ化物接点を注入媒体として用いることによりｍｏｓデバイスを形成する方法Info
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- JPH1174510A JPH1174510A JP10194427A JP19442798A JPH1174510A JP H1174510 A JPH1174510 A JP H1174510A JP 10194427 A JP10194427 A JP 10194427A JP 19442798 A JP19442798 A JP 19442798A JP H1174510 A JPH1174510 A JP H1174510A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 シリコン基板上のＭＯＳ構造において浅いソ
ース／ドレイン領域を形成すること。 【解決手段】 第１のアニーリング・ステップの前に、
シリコン基板（２）積層されたコバルト層（２０）が、
酸素を生じさせる気体に露出するのをキャッピング層
（３０）を用いて防止し、所望のコバルト・ケイ化物が
形成された後で、キャッピング層と未反応のコバルトと
コバルト・ケイ化物以外のコバルト反応生成物とを除去
し、コバルト・ケイ化物にドーパントを注入して、この
ドーパントを基板の中に拡散させ、所望の浅いソース／
ドレイン領域を得る。
ース／ドレイン領域を形成すること。 【解決手段】 第１のアニーリング・ステップの前に、
シリコン基板（２）積層されたコバルト層（２０）が、
酸素を生じさせる気体に露出するのをキャッピング層
（３０）を用いて防止し、所望のコバルト・ケイ化物が
形成された後で、キャッピング層と未反応のコバルトと
コバルト・ケイ化物以外のコバルト反応生成物とを除去
し、コバルト・ケイ化物にドーパントを注入して、この
ドーパントを基板の中に拡散させ、所望の浅いソース／
ドレイン領域を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の上に
おける集積回路構造のＭＯＳデバイスの形成に関する。
更に詳しくは、本発明は、ケイ化コバルト（コバルト・
ケイ化物、cobaltsilicide）をＭＯＳデバイスのソース
／ドレイン領域とドープされたゲート電極とを形成する
接点と注入媒体との両方として用いて、ＭＯＳデバイス
を形成する方法に関する。
おける集積回路構造のＭＯＳデバイスの形成に関する。
更に詳しくは、本発明は、ケイ化コバルト（コバルト・
ケイ化物、cobaltsilicide）をＭＯＳデバイスのソース
／ドレイン領域とドープされたゲート電極とを形成する
接点と注入媒体との両方として用いて、ＭＯＳデバイス
を形成する方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】集積回
路構造の形成、特に、ポリシリコン・ゲート電極を用い
たＭＯＳデバイスの形成においては、シリコン基板のポ
リシリコン・ゲート電極とソース／ドレイン領域との上
に、金属ケイ化物の層又は接点を提供して、シリコンの
金属相互接続部への電気的及び冶金的な接続を容易にす
ることが通常である。従って、例えば、チタン金属層
が、通常は、シリコン基板のポリシリコン・ゲート電極
とソース／ドレイン領域との上に、そして、例えばフィ
ールド酸化物領域である基板のシリコン酸化物絶縁領域
の上に、ブランケット・デポジットされる。この構造
は、次に、シリコン酸化物上のチタンは反応しないがシ
リコンと接しているチタンが反応してチタン・ケイ化物
が形成されるのに十分な程度まで、例えば、約６５０℃
まで加熱される。未反応の除去され、基板のシリコン・
ソース／ドレイン領域とポリシリコン・ゲート電極との
上には、チタン・ケイ化物だけが残る。次に、この結果
的に残っているチタン・ケイ化物は、例えば、約７００
から８００℃程度のより高い温度でアニーリングがなさ
れ、このチタン・ケイ化物は、電気的により望ましい
（抵抗が低い）フェーズに変換される。
路構造の形成、特に、ポリシリコン・ゲート電極を用い
たＭＯＳデバイスの形成においては、シリコン基板のポ
リシリコン・ゲート電極とソース／ドレイン領域との上
に、金属ケイ化物の層又は接点を提供して、シリコンの
金属相互接続部への電気的及び冶金的な接続を容易にす
ることが通常である。従って、例えば、チタン金属層
が、通常は、シリコン基板のポリシリコン・ゲート電極
とソース／ドレイン領域との上に、そして、例えばフィ
ールド酸化物領域である基板のシリコン酸化物絶縁領域
の上に、ブランケット・デポジットされる。この構造
は、次に、シリコン酸化物上のチタンは反応しないがシ
リコンと接しているチタンが反応してチタン・ケイ化物
が形成されるのに十分な程度まで、例えば、約６５０℃
まで加熱される。未反応の除去され、基板のシリコン・
ソース／ドレイン領域とポリシリコン・ゲート電極との
上には、チタン・ケイ化物だけが残る。次に、この結果
的に残っているチタン・ケイ化物は、例えば、約７００
から８００℃程度のより高い温度でアニーリングがなさ
れ、このチタン・ケイ化物は、電気的により望ましい
（抵抗が低い）フェーズに変換される。
【０００３】しかし、集積回路構造のサイズがますます
小さくなるにつれて、チタン・ケイ化物を継続的に用い
ることに伴う問題が、特に、狭いラインを形成する場合
に、生じてきている。これは、ラインの幅が温度の低い
フェーズのグレイン・サイズに近づくにつれて、温度の
低いフェーズを抵抗が小さく温度の高いチタン・ケイ化
物のフェーズに変換できなくなることに起因して、チタ
ン・ケイ化物の温度が低く望ましくないフェーズが、狭
いライン上を占有してしまうからである。しかし、コバ
ルト・ケイ化物（通常は、ＣｏＳｉ2）は、狭いライン
において用いられる際にこれと同じフェーズの問題を生
じさせないことが見出されている。
小さくなるにつれて、チタン・ケイ化物を継続的に用い
ることに伴う問題が、特に、狭いラインを形成する場合
に、生じてきている。これは、ラインの幅が温度の低い
フェーズのグレイン・サイズに近づくにつれて、温度の
低いフェーズを抵抗が小さく温度の高いチタン・ケイ化
物のフェーズに変換できなくなることに起因して、チタ
ン・ケイ化物の温度が低く望ましくないフェーズが、狭
いライン上を占有してしまうからである。しかし、コバ
ルト・ケイ化物（通常は、ＣｏＳｉ2）は、狭いライン
において用いられる際にこれと同じフェーズの問題を生
じさせないことが見出されている。
【０００４】このように、チタン・ケイ化物の代わりに
コバルト・ケイ化物を用いることによりチタン・ケイ化
物の使用により狭いラインに関して生じる問題のいくつ
かは解決されるが、コバルト・ケイ化物を代わりに用い
ることによって、それ以外の問題が発生する。例えば、
シリコン基板などの単結晶半導体基板に注入によって非
常に浅いソース／ドレイン領域を形成するときには、基
板内部への直接的な注入の深さを希望するように制御す
ることは困難であり、従って、より深い接合が結果的に
生じるし（接合漏れが多くなる）、基板の中に注入され
たドーパントのチャネリングの可能性も生じる。しか
し、シリコン基板の上にチタン・ケイ化物層を先に、す
なわち、注入ステップの前に形成することによって、注
入の深さを制御して、ドーパントを、下位にある基板で
はなくチタン・ケイ化物層の中に注入することができ
る。すなわち、チタン・ケイ化物層を、基板に形成され
る所望のソース／ドレイン領域の厚さに対するその厚さ
のために、１又は複数のドーパントの注入のための媒体
として用いることができる。注入ステップの後で、注入
されたチタン・ケイ化物からシリコン基板の中へのドー
パントの拡散が、その後になされるアニーリングの間に
生じ、その結果として、所望の浅いソース／ドレイン領
域が得られる。
コバルト・ケイ化物を用いることによりチタン・ケイ化
物の使用により狭いラインに関して生じる問題のいくつ
かは解決されるが、コバルト・ケイ化物を代わりに用い
ることによって、それ以外の問題が発生する。例えば、
シリコン基板などの単結晶半導体基板に注入によって非
常に浅いソース／ドレイン領域を形成するときには、基
板内部への直接的な注入の深さを希望するように制御す
ることは困難であり、従って、より深い接合が結果的に
生じるし（接合漏れが多くなる）、基板の中に注入され
たドーパントのチャネリングの可能性も生じる。しか
し、シリコン基板の上にチタン・ケイ化物層を先に、す
なわち、注入ステップの前に形成することによって、注
入の深さを制御して、ドーパントを、下位にある基板で
はなくチタン・ケイ化物層の中に注入することができ
る。すなわち、チタン・ケイ化物層を、基板に形成され
る所望のソース／ドレイン領域の厚さに対するその厚さ
のために、１又は複数のドーパントの注入のための媒体
として用いることができる。注入ステップの後で、注入
されたチタン・ケイ化物からシリコン基板の中へのドー
パントの拡散が、その後になされるアニーリングの間に
生じ、その結果として、所望の浅いソース／ドレイン領
域が得られる。
【０００５】しかし、上述した狭いライン幅に関する理
由のためにチタン・ケイ化物の代わりにコバルト・ケイ
化物を用いると、コバルト・ケイ化物を注入媒体として
同時に用いることに伴う問題が生じる。この理由は、コ
バルト・ケイ化物の厚さが不均一になるからであるが、
この不均一は、コバルト・ケイ化物のエッジが薄くなる
傾向を有する（ポリシリコン・ゲート電極などの）下位
の集積回路構造の持ち上がった部分で（raised portion
s）の上で特にそうである。この様子は、図１に従来技
術の構造として図解されており、この図では、コバルト
・ケイ化物接点１４及び１６が、フィールド酸化物８に
よって境界が決められるシリコン基板２の領域における
ソース／ドレイン領域４及び６の上に形成され、コバル
ト・ケイ化物ゲート接点１８が、ソース／ドレイン領域
４及び６の間のポリシリコン・ゲート電極１２とゲート
酸化物１０との上に形成されている。酸化物スペーサ１
３が、ゲート電極１２の側壁に形成されている様子も示
されている。図１には、ゲート電極１２の持ち上がった
部分のエッジに隣接する位置１９で、コバルト・ケイ化
物１８の層が薄くなっている様子が示されている。
由のためにチタン・ケイ化物の代わりにコバルト・ケイ
化物を用いると、コバルト・ケイ化物を注入媒体として
同時に用いることに伴う問題が生じる。この理由は、コ
バルト・ケイ化物の厚さが不均一になるからであるが、
この不均一は、コバルト・ケイ化物のエッジが薄くなる
傾向を有する（ポリシリコン・ゲート電極などの）下位
の集積回路構造の持ち上がった部分で（raised portion
s）の上で特にそうである。この様子は、図１に従来技
術の構造として図解されており、この図では、コバルト
・ケイ化物接点１４及び１６が、フィールド酸化物８に
よって境界が決められるシリコン基板２の領域における
ソース／ドレイン領域４及び６の上に形成され、コバル
ト・ケイ化物ゲート接点１８が、ソース／ドレイン領域
４及び６の間のポリシリコン・ゲート電極１２とゲート
酸化物１０との上に形成されている。酸化物スペーサ１
３が、ゲート電極１２の側壁に形成されている様子も示
されている。図１には、ゲート電極１２の持ち上がった
部分のエッジに隣接する位置１９で、コバルト・ケイ化
物１８の層が薄くなっている様子が示されている。
【０００６】Liu et al., "Mechanism for Process-ind
uced Leakage in Shallow Silicided Junctions", IEDM
86, pp. 58-61では、半導体基板にコバルト・ケイ化物
をその上に形成する前又は後にドーパントを注入するこ
とができることが論じられているが、チタン・ケイ化物
の代わりにコバルト・ケイ化物を用いることに伴って注
入の間に生じ得る問題点は、全く認識されていないよう
に見える。すなわち、持ち上がったゲート電極のエッジ
においてコバルト・ケイ化物が薄くなるという上述の問
題は、このLiu et al.による論文では言及されていない
（これは、おそらくは、彼らが、それほど進んだプロセ
ス技術で許容することができるはるかに厚いケイ化物を
用いていたからである）。
uced Leakage in Shallow Silicided Junctions", IEDM
86, pp. 58-61では、半導体基板にコバルト・ケイ化物
をその上に形成する前又は後にドーパントを注入するこ
とができることが論じられているが、チタン・ケイ化物
の代わりにコバルト・ケイ化物を用いることに伴って注
入の間に生じ得る問題点は、全く認識されていないよう
に見える。すなわち、持ち上がったゲート電極のエッジ
においてコバルト・ケイ化物が薄くなるという上述の問
題は、このLiu et al.による論文では言及されていない
（これは、おそらくは、彼らが、それほど進んだプロセ
ス技術で許容することができるはるかに厚いケイ化物を
用いていたからである）。
【０００７】コバルト層に上に形成されたチタン又はチ
タン窒化物のキャッピング層を用いてコバルト・ケイ化
物を形成し、基板の上にその後に形成されるコバルト・
ケイ化物の特性を改善することが提案されている。例え
ば、Berti et al.,"A Manufacturable Process for the
Formation of Self Aligned Cobalt Silicide in aSub
Micrometer CMOS Technology", pp. 267-273, VMIC Co
nference, Santa Clara, CA, 1992には、処理温度、抵
抗値、接点抵抗、接合漏れ、応力（ストレス）は、すべ
てが、チタン・ケイ化物ではなくコバルト・ケイ化物を
用いるときに、より低くなるとの記載がある。しかし、
製造環境においてコバルト・ケイ化物を実現する際の困
難は、厚く一様なコバルト・ケイ化物を同時に形成しな
がら、酸化物スペーサ上の不要なコバルト・ケイ化物の
過度の成長を反復的に回避することができないことに起
因する。この論文では、集積回路構造の酸化物部分の上
のコバルト・ケイ化物の過度の成長の問題は、コバルト
・ケイ化物を形成するためのアニーリング・ステップの
前に、コバルト層の上にチタン窒化物のキャッピング層
をリアクティブ・スパッタリングすることによって、回
避することができると報告している。
タン窒化物のキャッピング層を用いてコバルト・ケイ化
物を形成し、基板の上にその後に形成されるコバルト・
ケイ化物の特性を改善することが提案されている。例え
ば、Berti et al.,"A Manufacturable Process for the
Formation of Self Aligned Cobalt Silicide in aSub
Micrometer CMOS Technology", pp. 267-273, VMIC Co
nference, Santa Clara, CA, 1992には、処理温度、抵
抗値、接点抵抗、接合漏れ、応力（ストレス）は、すべ
てが、チタン・ケイ化物ではなくコバルト・ケイ化物を
用いるときに、より低くなるとの記載がある。しかし、
製造環境においてコバルト・ケイ化物を実現する際の困
難は、厚く一様なコバルト・ケイ化物を同時に形成しな
がら、酸化物スペーサ上の不要なコバルト・ケイ化物の
過度の成長を反復的に回避することができないことに起
因する。この論文では、集積回路構造の酸化物部分の上
のコバルト・ケイ化物の過度の成長の問題は、コバルト
・ケイ化物を形成するためのアニーリング・ステップの
前に、コバルト層の上にチタン窒化物のキャッピング層
をリアクティブ・スパッタリングすることによって、回
避することができると報告している。
【０００８】この後の論文であるYamazaki et al., "21
psec switching 0.1 μm-CMOS atroom temperature us
ing high performance Co salicide process", pp.906-
908, IDEM 93では、従来型のコバルト・サリサイド（sa
licide、すなわち、セルフアライン（self-aligned）さ
れたケイ化物）では、ゲート・シートの抵抗値は、コバ
ルト層が最初のケイ化アニーリングの間に酸化するため
に、１．０μｍより短いゲート長で増加すると報告して
いる。この論文では、コバルト・サリサイドの上にチタ
ン窒化物のキャッピング層を用いることにより、酸化を
効果的に防止し、ゲート・シート抵抗値へのゲート長の
依存性を劇的に向上させ、結果として、０．１μｍのゲ
ート長に対して２１ｐｓ、０．０７５μｍのゲート長に
対して１９ｐｓのゲート遅延を達成することができる。
psec switching 0.1 μm-CMOS atroom temperature us
ing high performance Co salicide process", pp.906-
908, IDEM 93では、従来型のコバルト・サリサイド（sa
licide、すなわち、セルフアライン（self-aligned）さ
れたケイ化物）では、ゲート・シートの抵抗値は、コバ
ルト層が最初のケイ化アニーリングの間に酸化するため
に、１．０μｍより短いゲート長で増加すると報告して
いる。この論文では、コバルト・サリサイドの上にチタ
ン窒化物のキャッピング層を用いることにより、酸化を
効果的に防止し、ゲート・シート抵抗値へのゲート長の
依存性を劇的に向上させ、結果として、０．１μｍのゲ
ート長に対して２１ｐｓ、０．０７５μｍのゲート長に
対して１９ｐｓのゲート遅延を達成することができる。
【０００９】ケイ化ステップの前にコバルト層の上にチ
タンのキャッピング層を提供することもまた提案されて
いる。Wang et al., "New CoSi2 SALICIDE Technology
for0.1 μm Processes and Below", pp.17-18, 1995 Sy
mposium on VLSI Technology Digest of Tschnical Pap
ersには、コバルト・ケイ化物の形成の際にコバルトの
上にチタンを用いることにより、従来の方法の場合より
もはるかに平滑なＣｏＳｉ2／ポリのインターフェース
が得られ、スパッタリング前の表面条件及びアニーリン
グ条件に対する感度を減少させることができる。しか
し、従来型の方法によって０．１μｍ以下のポリＳｉラ
ナー上に薄いＣｏＳｉ2を形成することは困難である
が、薄いチタン・キャッピング層を用いることによっ
て、０．１μｍ以下のＣｏＳｉ2／ポリ積層の形成と熱
安定性とを向上させることも記載されている。
タンのキャッピング層を提供することもまた提案されて
いる。Wang et al., "New CoSi2 SALICIDE Technology
for0.1 μm Processes and Below", pp.17-18, 1995 Sy
mposium on VLSI Technology Digest of Tschnical Pap
ersには、コバルト・ケイ化物の形成の際にコバルトの
上にチタンを用いることにより、従来の方法の場合より
もはるかに平滑なＣｏＳｉ2／ポリのインターフェース
が得られ、スパッタリング前の表面条件及びアニーリン
グ条件に対する感度を減少させることができる。しか
し、従来型の方法によって０．１μｍ以下のポリＳｉラ
ナー上に薄いＣｏＳｉ2を形成することは困難である
が、薄いチタン・キャッピング層を用いることによっ
て、０．１μｍ以下のＣｏＳｉ2／ポリ積層の形成と熱
安定性とを向上させることも記載されている。
【００１０】しかし、一様な厚さを有するコバルト・ケ
イ化物を形成し、このコバルト・ケイ化物を注入し、次
に、この構造をアニーリングして注入されたドーパント
がコバルト・ケイ化物から下位にある基板の中に拡散す
る（そして、その中に所望の浅いソース／ドレイン領域
を形成する）、又は、下位のポリシリコン・ゲート電極
の中に拡散する（そして、ポリシリコン・ゲート電極の
所望の導電性を与える）ことによって、半導体基板にＭ
ＯＳデバイスの浅いソース／ドレイン領域を形成し、ド
ープされたポリシリコン・ゲート電極を形成する方法を
与えることが望ましい。
イ化物を形成し、このコバルト・ケイ化物を注入し、次
に、この構造をアニーリングして注入されたドーパント
がコバルト・ケイ化物から下位にある基板の中に拡散す
る（そして、その中に所望の浅いソース／ドレイン領域
を形成する）、又は、下位のポリシリコン・ゲート電極
の中に拡散する（そして、ポリシリコン・ゲート電極の
所望の導電性を与える）ことによって、半導体基板にＭ
ＯＳデバイスの浅いソース／ドレイン領域を形成し、ド
ープされたポリシリコン・ゲート電極を形成する方法を
与えることが望ましい。
【００１１】
【課題を解決するための手段】本発明によると、シリコ
ン基板におけるソース／ドレイン領域と、この基板上に
先に形成されており一様な厚さを有するコバルト・ケイ
化物接点（コンタクト、contact）の注入によってドー
プされたゲート電極とを形成し、次に、ドーパントを、
基板の中に拡散させて所望のソース／ドレイン領域を形
成し、更に、ポリシリコン・ゲート電極の中に拡散させ
て所望の導電性を得ることができる方法は、まず、ポリ
シリコン・ゲート電極と、ソース／ドレイン領域が形成
されることになるシリコン基板の領域との上にコバルト
層を積層（デポ、deposit）するステップと、コバルト
層の上に、少なくとも１つのキャッピング層を形成する
ステップと、ＭＯＳ構造を第１の温度でアニーリングし
てコバルト・ケイ化物（cobalt silicide）を形成する
ステップと、キャッピング層と、未反応（unreacted）
のコバルトと、コバルト・ケイ化物以外のコバルト反応
生成物とを除去するステップと、ＭＯＳ構造を第１のア
ニーリング温度よりも高い温度でアニーリングして高温
コバルト・ケイ化物を形成するステップと、シリコン基
板にソース／ドレイン領域を形成しポリシリコン・ゲー
ト電極の導電性を上昇させるのに適した１又は複数のド
ーパントをコバルト・ケイ化物に注入するステップと、
ＭＯＳ構造を加熱してコバルト・ケイ化物の中に注入さ
れた１又は複数のドーパントをシリコン基板の中へ拡散
させ、所望のソース／ドレイン領域を形成し、ポリシリ
コン・ゲート電極の中へ拡散させ、その導電性を上昇さ
せるステップと、から構成される。
ン基板におけるソース／ドレイン領域と、この基板上に
先に形成されており一様な厚さを有するコバルト・ケイ
化物接点（コンタクト、contact）の注入によってドー
プされたゲート電極とを形成し、次に、ドーパントを、
基板の中に拡散させて所望のソース／ドレイン領域を形
成し、更に、ポリシリコン・ゲート電極の中に拡散させ
て所望の導電性を得ることができる方法は、まず、ポリ
シリコン・ゲート電極と、ソース／ドレイン領域が形成
されることになるシリコン基板の領域との上にコバルト
層を積層（デポ、deposit）するステップと、コバルト
層の上に、少なくとも１つのキャッピング層を形成する
ステップと、ＭＯＳ構造を第１の温度でアニーリングし
てコバルト・ケイ化物（cobalt silicide）を形成する
ステップと、キャッピング層と、未反応（unreacted）
のコバルトと、コバルト・ケイ化物以外のコバルト反応
生成物とを除去するステップと、ＭＯＳ構造を第１のア
ニーリング温度よりも高い温度でアニーリングして高温
コバルト・ケイ化物を形成するステップと、シリコン基
板にソース／ドレイン領域を形成しポリシリコン・ゲー
ト電極の導電性を上昇させるのに適した１又は複数のド
ーパントをコバルト・ケイ化物に注入するステップと、
ＭＯＳ構造を加熱してコバルト・ケイ化物の中に注入さ
れた１又は複数のドーパントをシリコン基板の中へ拡散
させ、所望のソース／ドレイン領域を形成し、ポリシリ
コン・ゲート電極の中へ拡散させ、その導電性を上昇さ
せるステップと、から構成される。
【００１２】
【発明の実施の形態】本発明によれば、先に積層された
コバルト層の上に保護のためのキャッピング層（protec
tive capping layer）を提供し、一様の厚さを有する所
望のコバルト・ケイ化物が形成された後でこのキャッピ
ング層を取り除くことによって、半導体基板におけるＭ
ＯＳデバイスのソース／ドレイン領域を形成し、また、
ドープされたポリシリコン・ゲート電極を形成するプロ
セスが得られる。一様の厚さを有する先に形成されたコ
バルト・ケイ化物には、次に、少なくとも１つのドーパ
ントが注入され、アニーリングによって、注入されたド
ーパントを、コバルト・ケイ化物から下位の基板の中に
拡散させて所望のソース／ドレイン領域を形成するか、
又は、下位のポリシリコン・ゲート電極の中に拡散させ
て、そのポリシリコン・ゲート電極の所望の導電性を達
成する。
コバルト層の上に保護のためのキャッピング層（protec
tive capping layer）を提供し、一様の厚さを有する所
望のコバルト・ケイ化物が形成された後でこのキャッピ
ング層を取り除くことによって、半導体基板におけるＭ
ＯＳデバイスのソース／ドレイン領域を形成し、また、
ドープされたポリシリコン・ゲート電極を形成するプロ
セスが得られる。一様の厚さを有する先に形成されたコ
バルト・ケイ化物には、次に、少なくとも１つのドーパ
ントが注入され、アニーリングによって、注入されたド
ーパントを、コバルト・ケイ化物から下位の基板の中に
拡散させて所望のソース／ドレイン領域を形成するか、
又は、下位のポリシリコン・ゲート電極の中に拡散させ
て、そのポリシリコン・ゲート電極の所望の導電性を達
成する。
【００１３】図２を参照すると、図１と同じ基本的なＭ
ＯＳデバイスが示されているが、ソース／ドレイン領域
４及び６が形成されることになる基板２の領域の上か、
又は、ポリシリコン・ゲート電極１２の上かにコバルト
・ケイ化物が形成される前の様子を図解している。図２
から図４に示されているソース／ドレイン領域４及び６
は、以下で説明する注入及び拡散のステップの後に形成
される位置を示すための例示的な目的だけを有すること
に注意すべきである。図２には、本発明の好適実施例が
図解されており、コバルト層２０がＭＯＳデバイスの上
に、更に詳しくは、ポリシリコン・ゲート電極１２の露
出した上方表面の上と、ソース／ドレイン領域４及び６
が形成されることになるシリコン基板２の領域の上と
に、最初に形成される。ここで、ＭＯＳデバイスは、Ｎ
ＭＯＳデバイスでもＰＭＯＳデバイスでもどちらでもよ
い。次に、キャッピング層３０がコバルト層２０の上に
形成され、コバルト層２０を、所望のコバルト・ケイ化
物が形成される前に、あらゆる汚染から保護する。キャ
ッピング層３０は、チタン層、チタン窒化物層、又は、
更には、１９９７年４月７日に出願され、出願手続中で
ある"Process for Forming Improved Cobalt Silicide
Layer on Integrated Circuit Structure Using Two Ca
pping"と題し本出願の出願人に譲渡されている本出願の
発明者の一人による米国特許出願に記載されている材料
の組合せを含む。この米国特許出願の内容は、この出願
で援用する。
ＯＳデバイスが示されているが、ソース／ドレイン領域
４及び６が形成されることになる基板２の領域の上か、
又は、ポリシリコン・ゲート電極１２の上かにコバルト
・ケイ化物が形成される前の様子を図解している。図２
から図４に示されているソース／ドレイン領域４及び６
は、以下で説明する注入及び拡散のステップの後に形成
される位置を示すための例示的な目的だけを有すること
に注意すべきである。図２には、本発明の好適実施例が
図解されており、コバルト層２０がＭＯＳデバイスの上
に、更に詳しくは、ポリシリコン・ゲート電極１２の露
出した上方表面の上と、ソース／ドレイン領域４及び６
が形成されることになるシリコン基板２の領域の上と
に、最初に形成される。ここで、ＭＯＳデバイスは、Ｎ
ＭＯＳデバイスでもＰＭＯＳデバイスでもどちらでもよ
い。次に、キャッピング層３０がコバルト層２０の上に
形成され、コバルト層２０を、所望のコバルト・ケイ化
物が形成される前に、あらゆる汚染から保護する。キャ
ッピング層３０は、チタン層、チタン窒化物層、又は、
更には、１９９７年４月７日に出願され、出願手続中で
ある"Process for Forming Improved Cobalt Silicide
Layer on Integrated Circuit Structure Using Two Ca
pping"と題し本出願の出願人に譲渡されている本出願の
発明者の一人による米国特許出願に記載されている材料
の組合せを含む。この米国特許出願の内容は、この出願
で援用する。
【００１４】コバルト層２０が、ＭＯＳ構造の上に、更
に詳しくは、ソース／ドレイン領域４及び６が形成され
る基板２の露出されたシリコン表面の上と、ポリシリコ
ン・ゲート電極１２の露出された上方表面の上とに、少
なくとも約３０Åの厚さまで積層され、下にあるシリコ
ンと反応し十分な厚さの所望のコバルト・ケイ化物を得
るのに十分な量のコバルトを提供する。積層されたコバ
ルト層の厚さは、多くとも約４００Å程度であり、これ
以上の量でも用いることはできるが必要であるとは考え
られない。好ましくは、コバルト層の厚さは、約１２５
Åから約２７５Åの範囲で変動するが、典型的には、約
１８０Åである。コバルト層２０は、スパッタリング・
チャンバなどの真空チャンバの中で、基板を適切に洗浄
して酸素を生じさせる（oxygen-bearing）残存物を除去
した後で、シリコン基板２の上のＭＯＳ構造に積層され
る。コバルト層２０の積層の間にチャンバの中で用いら
れる圧力は、約０．１ミリトール（milliTorr）から約
１トール（Torr）の範囲で変動し、基板の温度は、約２
０℃から約３００℃の範囲である。
に詳しくは、ソース／ドレイン領域４及び６が形成され
る基板２の露出されたシリコン表面の上と、ポリシリコ
ン・ゲート電極１２の露出された上方表面の上とに、少
なくとも約３０Åの厚さまで積層され、下にあるシリコ
ンと反応し十分な厚さの所望のコバルト・ケイ化物を得
るのに十分な量のコバルトを提供する。積層されたコバ
ルト層の厚さは、多くとも約４００Å程度であり、これ
以上の量でも用いることはできるが必要であるとは考え
られない。好ましくは、コバルト層の厚さは、約１２５
Åから約２７５Åの範囲で変動するが、典型的には、約
１８０Åである。コバルト層２０は、スパッタリング・
チャンバなどの真空チャンバの中で、基板を適切に洗浄
して酸素を生じさせる（oxygen-bearing）残存物を除去
した後で、シリコン基板２の上のＭＯＳ構造に積層され
る。コバルト層２０の積層の間にチャンバの中で用いら
れる圧力は、約０．１ミリトール（milliTorr）から約
１トール（Torr）の範囲で変動し、基板の温度は、約２
０℃から約３００℃の範囲である。
【００１５】次に、新たに積層されたコバルト層２０を
酸素を生じさせるどのような気体にも露出させることな
く、保護キャッピング層３０が、コバルト層２０の上に
形成される。好ましくは、キャッピング層３０は、同じ
スパッタリング・チャンバ内で、又は、少なくとも同じ
真空装置内の別のチャンバ内で異なるスパッタリング・
ターゲットを用いてスパッタリングを行うことによっ
て、コバルト層２０上に形成される。キャッピング層３
０は、（チタン以外にも）タングステン、モリブデン、
タンタル、又はニオブ、更には、上述のチタン窒化物な
どのこれらの金属の中の１つの化合物から構成される。
酸素を生じさせるどのような気体にも露出させることな
く、保護キャッピング層３０が、コバルト層２０の上に
形成される。好ましくは、キャッピング層３０は、同じ
スパッタリング・チャンバ内で、又は、少なくとも同じ
真空装置内の別のチャンバ内で異なるスパッタリング・
ターゲットを用いてスパッタリングを行うことによっ
て、コバルト層２０上に形成される。キャッピング層３
０は、（チタン以外にも）タングステン、モリブデン、
タンタル、又はニオブ、更には、上述のチタン窒化物な
どのこれらの金属の中の１つの化合物から構成される。
【００１６】キャッピング層３０は、例えば、チタンが
用いられるときには、約１０Åの厚さまで、好ましく
は、少なくとも５０Åから約１０００Åまでの厚さま
で、形成される。これよりも厚いキャッピング層を用い
ることもできるが、それが必要なわけではなく、従っ
て、積層装置の貴重なプロセス時間を用いるという観点
からは、望ましくないと考えられる。キャッピング層３
０の積層の間に用いられるチャンバの圧力は、キャッピ
ング材料としてチタンを用いる場合には、約０．１ミリ
トールから約１トールの間を変動し、他方で、基板の温
度は、約２０℃から約３００℃の間の範囲である。
用いられるときには、約１０Åの厚さまで、好ましく
は、少なくとも５０Åから約１０００Åまでの厚さま
で、形成される。これよりも厚いキャッピング層を用い
ることもできるが、それが必要なわけではなく、従っ
て、積層装置の貴重なプロセス時間を用いるという観点
からは、望ましくないと考えられる。キャッピング層３
０の積層の間に用いられるチャンバの圧力は、キャッピ
ング材料としてチタンを用いる場合には、約０．１ミリ
トールから約１トールの間を変動し、他方で、基板の温
度は、約２０℃から約３００℃の間の範囲である。
【００１７】次に図３を参照すると、ＭＯＳ構造は、本
発明によると、コバルト層２０とキャッピング層３０と
をその上に形成した後で、最初のアニーリングがなされ
る。この最初のアニーリング・ステップは、好ましく
は、約３５０℃から約６００℃の範囲の温度での急速熱
アニール（rapid thermal anneal = RTA）を用いて実行
されるが、最も好ましくは、約４２５℃から約４７５℃
のアニーリング温度で約１０秒から約２分の間、そし
て、低温コバルト・ケイ化物を生じさせる酸素を生じさ
せる気体が存在しないときには、アニーリング・チャン
バ内で約１０から６０秒の間、実行される。ここで用い
る「低温コバルト・ケイ化物」（low temperature coba
lt silicide）という用語は、６００℃以下の温度での
最初の低温アニーリングによって形成されるコバルト・
ケイ化物（主に、ＣｏＳｉ）を指す。
発明によると、コバルト層２０とキャッピング層３０と
をその上に形成した後で、最初のアニーリングがなされ
る。この最初のアニーリング・ステップは、好ましく
は、約３５０℃から約６００℃の範囲の温度での急速熱
アニール（rapid thermal anneal = RTA）を用いて実行
されるが、最も好ましくは、約４２５℃から約４７５℃
のアニーリング温度で約１０秒から約２分の間、そし
て、低温コバルト・ケイ化物を生じさせる酸素を生じさ
せる気体が存在しないときには、アニーリング・チャン
バ内で約１０から６０秒の間、実行される。ここで用い
る「低温コバルト・ケイ化物」（low temperature coba
lt silicide）という用語は、６００℃以下の温度での
最初の低温アニーリングによって形成されるコバルト・
ケイ化物（主に、ＣｏＳｉ）を指す。
【００１８】図３に示されているように、ポリシリコン
・ゲート電極１２とソース／ドレイン領域４及び６が形
成されることになるシリコン基板２の部分とに直接に接
触しているコバルト層２０の部分は、それぞれが、シリ
コンと反応して、ゲート電極１２の上の低温コバルト・
ケイ化物部分２２と、基板２のソース／ドレイン領域４
及び６が形成される部分の上の低温コバルト・ケイ化物
部分２４及び２６とを形成する。
・ゲート電極１２とソース／ドレイン領域４及び６が形
成されることになるシリコン基板２の部分とに直接に接
触しているコバルト層２０の部分は、それぞれが、シリ
コンと反応して、ゲート電極１２の上の低温コバルト・
ケイ化物部分２２と、基板２のソース／ドレイン領域４
及び６が形成される部分の上の低温コバルト・ケイ化物
部分２４及び２６とを形成する。
【００１９】キャッピング層３０、未反応のコバルト層
２０、及びコバルト・ケイ化物以外のすべてのコバルト
反応生成物は、低温コバルト・ケイ化物２２、２４、２
６を形成するアニーリング・ステップの後で、例えば、
それぞれの材料に対して適切なウェット・エッチャント
を用いて、取り除かれる。上述の材料を除去するための
ウェット・エッチャント・システムの例は、硫酸−過酸
化水素エッチャント・システムである。
２０、及びコバルト・ケイ化物以外のすべてのコバルト
反応生成物は、低温コバルト・ケイ化物２２、２４、２
６を形成するアニーリング・ステップの後で、例えば、
それぞれの材料に対して適切なウェット・エッチャント
を用いて、取り除かれる。上述の材料を除去するための
ウェット・エッチャント・システムの例は、硫酸−過酸
化水素エッチャント・システムである。
【００２０】キャッピング層、未反応のコバルト層、及
びコバルト・ケイ化物以外のすべてのコバルト反応生成
物を除去した後で、ＭＯＳ構造は、更に、少なくとも約
７００℃、好ましくは、約７００℃から約８００℃とい
う前回よりは高い温度でアニーリングされ、低温コバル
ト・ケイ化物を、抵抗値が低く更に望ましい高温コバル
ト・ケイ化物に変換する。この高温アニーリングは、先
のより低い温度でのアニーリングのように、急速熱アニ
ーリング（RTA）技術を用いて実行される。すなわち、
約１０秒から約２分の間、そして好ましくは１０から６
０秒の間アニーリング・チャンバの中で実行される。酸
素を生じさせる気体が、好ましくは、この第２のアニー
リング・ステップの間に除かれる。ここで用いている
「高温コバルト・ケイ化物」という用語は、７００℃以
上の温度での高温アニーリングによって形成されるコバ
ルト・ケイ化物（主に、ＣｏＳｉ2）を指す。
びコバルト・ケイ化物以外のすべてのコバルト反応生成
物を除去した後で、ＭＯＳ構造は、更に、少なくとも約
７００℃、好ましくは、約７００℃から約８００℃とい
う前回よりは高い温度でアニーリングされ、低温コバル
ト・ケイ化物を、抵抗値が低く更に望ましい高温コバル
ト・ケイ化物に変換する。この高温アニーリングは、先
のより低い温度でのアニーリングのように、急速熱アニ
ーリング（RTA）技術を用いて実行される。すなわち、
約１０秒から約２分の間、そして好ましくは１０から６
０秒の間アニーリング・チャンバの中で実行される。酸
素を生じさせる気体が、好ましくは、この第２のアニー
リング・ステップの間に除かれる。ここで用いている
「高温コバルト・ケイ化物」という用語は、７００℃以
上の温度での高温アニーリングによって形成されるコバ
ルト・ケイ化物（主に、ＣｏＳｉ2）を指す。
【００２１】この結果として、図４に示されているよう
な集積回路構造が得られ、このＭＯＳデバイスは、ポリ
シリコン・ゲート電極１２の上と、シリコン基板２上の
ソース／ドレイン領域４及び６が形成される領域の上と
に、それぞれ、一様の厚さを有する高温コバルト・ケイ
化物部分３２、３４、３６とが形成されている。
な集積回路構造が得られ、このＭＯＳデバイスは、ポリ
シリコン・ゲート電極１２の上と、シリコン基板２上の
ソース／ドレイン領域４及び６が形成される領域の上と
に、それぞれ、一様の厚さを有する高温コバルト・ケイ
化物部分３２、３４、３６とが形成されている。
【００２２】これらのコバルト・ケイ化物部分３２、３
４、３６に、図５に示すように、１又は複数のドーパン
トが注入されるが、これらのドーパントは、基板２のソ
ース／ドレイン４及び６を形成し、ポリシリコン・ゲー
ト電極１２にドープされ導電性を上昇させるのに用いら
れる。用いられるドーパントのタイプは、ＮＭＯＳ構造
とＰＭＯＳ構造とのどちらが形成されるかによって決定
される。ＮＭＯＳ構造が基板２に形成されるときには、
コバルト・ケイ化物部分３２、３４、３６には、リン又
はヒ素が注入されるが、ＰＭＯＳ構造が形成されるとき
には、ホウ素がコバルト・ケイ化物３２、３４、３６に
注入される。例えば、コバルト・ケイ化物部分３２、３
４、３６に、リン又はヒ素が注入される場合には、線量
レベルは、例えば、約２ｘ１０15から約１ｘ１０16のリ
ン又はヒ素原子／ｃｍ2が用いられ、コバルト・ケイ化
物部分３４、３６の厚さに左右されるが、リンに対して
は、約１０ＫＥＶから約５０ＫＥＶの範囲のエネルギ・
レベルで、ヒ素に対しては、約２０ＫＥＶから約１００
ＫＥＶの範囲のエネルギ・レベルで注入がなされ、Ｎド
ープされたソース／ドレイン領域４及び６と、Ｎドープ
されたポリシリコン・ゲート電極とが形成される。ホウ
素は、例えば、線量レベルが、約２ｘ１０15から約１ｘ
１０16のホウ素原子／ｃｍ2が用いられ、約１０ＫＥＶ
から約５０ＫＥＶの範囲のエネルギ・レベルで注入がな
され、Ｐドープされたソース／ドレイン領域４及び６
と、Ｎドープされたポリシリコン・ゲート電極とが形成
される。
４、３６に、図５に示すように、１又は複数のドーパン
トが注入されるが、これらのドーパントは、基板２のソ
ース／ドレイン４及び６を形成し、ポリシリコン・ゲー
ト電極１２にドープされ導電性を上昇させるのに用いら
れる。用いられるドーパントのタイプは、ＮＭＯＳ構造
とＰＭＯＳ構造とのどちらが形成されるかによって決定
される。ＮＭＯＳ構造が基板２に形成されるときには、
コバルト・ケイ化物部分３２、３４、３６には、リン又
はヒ素が注入されるが、ＰＭＯＳ構造が形成されるとき
には、ホウ素がコバルト・ケイ化物３２、３４、３６に
注入される。例えば、コバルト・ケイ化物部分３２、３
４、３６に、リン又はヒ素が注入される場合には、線量
レベルは、例えば、約２ｘ１０15から約１ｘ１０16のリ
ン又はヒ素原子／ｃｍ2が用いられ、コバルト・ケイ化
物部分３４、３６の厚さに左右されるが、リンに対して
は、約１０ＫＥＶから約５０ＫＥＶの範囲のエネルギ・
レベルで、ヒ素に対しては、約２０ＫＥＶから約１００
ＫＥＶの範囲のエネルギ・レベルで注入がなされ、Ｎド
ープされたソース／ドレイン領域４及び６と、Ｎドープ
されたポリシリコン・ゲート電極とが形成される。ホウ
素は、例えば、線量レベルが、約２ｘ１０15から約１ｘ
１０16のホウ素原子／ｃｍ2が用いられ、約１０ＫＥＶ
から約５０ＫＥＶの範囲のエネルギ・レベルで注入がな
され、Ｐドープされたソース／ドレイン領域４及び６
と、Ｎドープされたポリシリコン・ゲート電極とが形成
される。
【００２３】コバルト・ケイ化物部分３２、３４、３６
の注入の後で、この構造は、約８００℃から約１０００
℃の温度で、最も好ましくは、約８５０℃から約９５０
℃で、約１０秒から２分の間、好ましくは、約１０秒か
ら約６０秒の間アニーリングされ、コバルト・ケイ化物
部分に注入されたドーパントを、基板２の中に拡散させ
てソース／ドレイン４及び６を形成させ、ポリシリコン
・ゲート電極の中に拡散させる。この結果として、約５
０Åから約１０００Åの範囲の深さを有する浅いソース
／ドレイン領域４及び６が、基板２に形成される。この
点で、アニーリングの時間の長さは、ポリシリコン・ゲ
ート電極１２のドーピングの程度に影響するよりも、ソ
ース／ドレイン４及び６の深さにより大きく影響するこ
とに注意すべきである。これは、単結晶シリコンの場合
よりも、ポリシリコンの場合の方が、ドーパントの拡散
速度が大きいからである。
の注入の後で、この構造は、約８００℃から約１０００
℃の温度で、最も好ましくは、約８５０℃から約９５０
℃で、約１０秒から２分の間、好ましくは、約１０秒か
ら約６０秒の間アニーリングされ、コバルト・ケイ化物
部分に注入されたドーパントを、基板２の中に拡散させ
てソース／ドレイン４及び６を形成させ、ポリシリコン
・ゲート電極の中に拡散させる。この結果として、約５
０Åから約１０００Åの範囲の深さを有する浅いソース
／ドレイン領域４及び６が、基板２に形成される。この
点で、アニーリングの時間の長さは、ポリシリコン・ゲ
ート電極１２のドーピングの程度に影響するよりも、ソ
ース／ドレイン４及び６の深さにより大きく影響するこ
とに注意すべきである。これは、単結晶シリコンの場合
よりも、ポリシリコンの場合の方が、ドーパントの拡散
速度が大きいからである。
【００２４】このようにして、本発明によれば、シリコ
ン基板の上の集積回路構造のシリコン表面の上に、一様
の厚さを有するコバルト・ケイ化物の接点を適切に形成
し、シリコン基板に浅いソース／ドレイン領域を形成す
るプロセスが提供される。このプロセスでは、第１のア
ニーリング・ステップの前に、積層されたコバルト層
が、酸素を生じさせる気体に露出するのをキャッピング
層を用いて防止し、所望のコバルト・ケイ化物が形成さ
れた後で、キャッピング層と未反応のコバルトとコバル
ト・ケイ化物以外のコバルト反応生成物とを除去し、コ
バルト・ケイ化物にドーパントを注入して、このドーパ
ントを基板の中に拡散させ、所望の浅いソース／ドレイ
ン領域を得る。
ン基板の上の集積回路構造のシリコン表面の上に、一様
の厚さを有するコバルト・ケイ化物の接点を適切に形成
し、シリコン基板に浅いソース／ドレイン領域を形成す
るプロセスが提供される。このプロセスでは、第１のア
ニーリング・ステップの前に、積層されたコバルト層
が、酸素を生じさせる気体に露出するのをキャッピング
層を用いて防止し、所望のコバルト・ケイ化物が形成さ
れた後で、キャッピング層と未反応のコバルトとコバル
ト・ケイ化物以外のコバルト反応生成物とを除去し、コ
バルト・ケイ化物にドーパントを注入して、このドーパ
ントを基板の中に拡散させ、所望の浅いソース／ドレイ
ン領域を得る。
【図１】従来技術によるＭＯＳデバイスの一部分の垂直
方向の断面図であり、コバルト・ケイ化物層が従来技術
によってポリシリコン・ゲート電極の上部表面の上に形
成されているポリシリコン・ゲート電極を含み、コバル
ト・ケイ化物層が、ゲート電極の上部のエッジにおいて
薄くなっている様子を示している。
方向の断面図であり、コバルト・ケイ化物層が従来技術
によってポリシリコン・ゲート電極の上部表面の上に形
成されているポリシリコン・ゲート電極を含み、コバル
ト・ケイ化物層が、ゲート電極の上部のエッジにおいて
薄くなっている様子を示している。
【図２】本発明によるＭＯＳデバイスの一部分の垂直方
向の断面図であり、コバルト層がその上に形成されたポ
リシリコン・ゲート電極を含んでおり、キャッピング層
が、第１のアニーリング・ステップの前にコバルト層の
上に形成されている様子が示されている。
向の断面図であり、コバルト層がその上に形成されたポ
リシリコン・ゲート電極を含んでおり、キャッピング層
が、第１のアニーリング・ステップの前にコバルト層の
上に形成されている様子が示されている。
【図３】図２の構造の垂直方向の断面図であるが、この
構造が、最初にアニーリングされて一様の厚さを有する
コバルト・ケイ化物層をポリシリコン・ゲート電極の上
方表面の上に形成した後であって、キャッピング層と、
未反応のコバルトと、コバルト・ケイ化物以外のすべて
のコバルト反応生成物とを除去する前の様子を示してい
る。
構造が、最初にアニーリングされて一様の厚さを有する
コバルト・ケイ化物層をポリシリコン・ゲート電極の上
方表面の上に形成した後であって、キャッピング層と、
未反応のコバルトと、コバルト・ケイ化物以外のすべて
のコバルト反応生成物とを除去する前の様子を示してい
る。
【図４】キャッピング層と、未反応のコバルトと、コバ
ルト・ケイ化物以外のすべてのコバルト反応生成物とを
除去した後の図３の構造の垂直方向の断面図である。
ルト・ケイ化物以外のすべてのコバルト反応生成物とを
除去した後の図３の構造の垂直方向の断面図である。
【図５】ドーパントが注入されたコバルト・ケイ化物が
新たに形成された様子を示す図４の構造の垂直方向の断
面図である。
新たに形成された様子を示す図４の構造の垂直方向の断
面図である。
【図６】本発明による方法の好適実施例を図解している
流れ図である。
流れ図である。
フロントページの続き (72)発明者 ジーハイ・ワン アメリカ合衆国カリフォルニア州94087, サニーヴェイル，ダンホルム・ウエイ 655 (72)発明者 イエン・フィ・ジョーゼフ・ク アメリカ合衆国カリフォルニア州95014, クーパーチノ，リンダ・ビスタ・ドライブ 10777
Claims (22)
- 【請求項１】 シリコン基板上に、浅いソース／ドレイ
ン領域を有するＭＯＳ構造を形成する方法であって、前
記ＭＯＳ構造の前記ソース／ドレイン領域と前記ＭＯＳ
構造のポリシリコン・ゲート電極との上にケイ化コバル
ト接点が形成される、方法において、 ａ）前記ＭＯＳ構造の上にコバルト層を形成するステッ
プと、 ｂ）前記コバルト層の上に、このコバルト層を酸素を生
じる気体に露出することなく、キャッピング層を形成す
るステップと、 ｃ）次に、前記ＭＯＳ構造を第１の温度でアニーリング
して、前記シリコン基板のシリコン・ソース／ドレイン
領域が形成される領域と、前記ＭＯＳ構造のポリシリコ
ン・ゲート電極との上に、コバルト・ケイ化物を形成す
るステップと、 ｄ）前記ＭＯＳ構造から、前記キャッピング層と、未反
応のコバルトと、コバルト・ケイ化物以外のコバルト反
応生成物とを除去するステップと、 ｅ）前記ＭＯＳ構造を、前記第１のアニーリング温度よ
りも高い第２の温度でアニーリングするステップと、 ｆ）１又は複数のドーパントを、前記コバルト・ケイ化
物に注入するステップと、 ｇ）前記ＭＯＳ構造を更にアニーリングして、前記１又
は複数のドーパントを、前記コバルト・ケイ化物から前
記シリコン基板の中へ拡散させ、前記基板に前記ソース
／ドレイン領域を形成し、前記１又は複数のドーパント
を前記ポリシリコン・ゲート電極の中へ拡散させるステ
ップと、 を含むことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、前記ＭＯ
Ｓ構造の上に前記コバルト層を形成するステップは、前
記ＭＯＳ構造の上に、約３０Åから約４００Åのコバル
トを積層するステップを更に含むことを特徴とする方
法。 - 【請求項３】 請求項１記載の方法において、前記コバ
ルト層の上に前記キャッピング層を形成するステップ
は、前記コバルト層の上に、約１０Åから約１０００Å
のキャッピング層を積層するステップを更に含むことを
特徴とする方法。 - 【請求項４】 請求項３記載の方法において、前記キャ
ッピング層は、チタン、タングステン、モリブデン、タ
ンタル、ニオブ及びこれらの金属の中の１つを含む化合
物から成るグループから選択される材料を含むことを特
徴とする方法。 - 【請求項５】 請求項３記載の方法において、前記キャ
ッピング層は、チタン、チタン窒化物及びタングステン
から成るグループから選択される材料を含むことを特徴
とする方法。 - 【請求項６】 請求項１記載の方法において、前記ＭＯ
Ｓ構造を前記第１のアニーリング温度でアニーリングす
るステップは、前記ＭＯＳ構造を、約６００℃を超えな
い温度でアニーリングするステップを更に含むことを特
徴とする方法。 - 【請求項７】 請求項１記載の方法において、前記ＭＯ
Ｓ構造を前記第１のアニーリング温度でアニーリングす
るステップは、前記ＭＯＳ構造を、約３５０℃から前記
６００℃の範囲の温度でアニーリングするステップを更
に含むことを特徴とする方法。 - 【請求項８】 請求項７記載の方法において、前記ＭＯ
Ｓ構造を前記第１のアニーリング温度でアニーリングす
るステップは、前記ＭＯＳ構造を、約４２５℃から前記
４７５℃の範囲の温度でアニーリングするステップを更
に含むことを特徴とする方法。 - 【請求項９】 請求項１記載の方法において、前記ＭＯ
Ｓ構造を前記第２のアニーリング温度でアニーリングす
るステップは、前記ＭＯＳ構造を、少なくとも約７００
℃の温度でアニーリングするステップを更に含むことを
特徴とする方法。 - 【請求項１０】 請求項１記載の方法において、前記Ｍ
ＯＳ構造を前記第２のアニーリング温度でアニーリング
するステップは、前記ＭＯＳ構造を、約７００℃から前
記８００℃の範囲の温度でアニーリングするステップを
更に含むことを特徴とする方法。 - 【請求項１１】 請求項１記載の方法において、前記１
又は複数のドーパントを前記コバルト・ケイ化物に注入
するステップは、前記ドーパントを前記コバルト・ケイ
化物に約１０ＫＥＶから約１００ＫＥＶの範囲のエネル
ギで注入するステップを更に含むことを特徴とする方
法。 - 【請求項１２】 請求項１記載の方法において、前記１
又は複数のドーパントを前記コバルト・ケイ化物に注入
するステップは、ホウ素又はリンを前記コバルト・ケイ
化物に約１０ＫＥＶから約５０ＫＥＶの範囲のエネルギ
で注入するステップを含むことを特徴とする方法。 - 【請求項１３】 請求項１記載の方法において、前記１
又は複数のドーパントを前記コバルト・ケイ化物に注入
するステップは、ヒ素を前記コバルト・ケイ化物に約２
０ＫＥＶから約１００ＫＥＶの範囲のエネルギで注入す
るステップを更に含むことを特徴とする方法。 - 【請求項１４】 請求項１記載の方法において、前記Ｍ
ＯＳ構造をアニーリングして前記１又は複数のドーパン
トを前記コバルト・ケイ化物から前記シリコン基板の中
に拡散させるステップは、前記ＭＯＳ構造を約８００℃
から約１０００℃の範囲の温度でアニーリングするステ
ップを更に含むことを特徴とする方法。 - 【請求項１５】 請求項１４記載の方法において、前記
ＭＯＳ構造をアニーリングして前記１又は複数のドーパ
ントを前記コバルト・ケイ化物から前記シリコン基板の
中に拡散させるステップは、前記ＭＯＳ構造を約１０秒
から約２分の間アニーリングするステップを更に含むこ
とを特徴とする方法。 - 【請求項１６】 請求項１４記載の方法において、前記
ＭＯＳ構造をアニーリングして前記１又は複数のドーパ
ントを前記コバルト・ケイ化物から前記シリコン基板の
中に拡散させるステップは、前記ＭＯＳ構造を約２０秒
から約６０秒の間アニーリングするステップを更に含む
ことを特徴とする方法。 - 【請求項１７】 シリコン基板上に、浅いソース／ドレ
イン領域を有するＭＯＳ構造を形成する方法であって、
前記ＭＯＳ構造の前記ソース／ドレイン領域と前記ＭＯ
Ｓ構造のポリシリコン・ゲート電極との上にケイ化コバ
ルト接点が形成される、方法において、 ａ）前記ＭＯＳ構造の上に、約３０Åから約４００Åの
範囲の厚さを有するコバルト層を形成するステップと、 ｂ）前記コバルト層の上に、このコバルト層を酸素を生
じる気体に露出することなく、約１０Åから約１０００
Åの範囲の厚さを有するキャッピング層を形成するステ
ップと、 ｃ）次に、前記ＭＯＳ構造を約６００℃を超えない第１
の温度でアニーリングして、前記シリコン基板のシリコ
ン・ソース／ドレイン領域が形成される領域と、前記Ｍ
ＯＳ構造のポリシリコン・ゲート電極との上に、コバル
ト・ケイ化物を形成するステップと、 ｄ）前記ＭＯＳ構造から、前記キャッピング層と、未反
応のコバルトと、コバルト・ケイ化物以外のコバルト反
応生成物とを除去するステップと、 ｅ）前記ＭＯＳ構造を、少なくとも約７００℃の第２の
温度でアニーリングするステップと、 ｆ）１又は複数のドーパントを、約１０ＫＥＶから約１
００ＫＥＶの範囲のエネルギで、前記コバルト・ケイ化
物に注入するステップと、 ｇ）前記ＭＯＳ構造を約８００℃から約１０００℃の温
度で更にアニーリングして、前記１又は複数のドーパン
トを、前記コバルト・ケイ化物から前記シリコン基板の
中へ拡散させ、前記基板に前記ソース／ドレイン領域を
形成し、前記１又は複数のドーパントを前記ポリシリコ
ン・ゲート電極の中へ拡散させるステップと、 を含むことを特徴とする方法。 - 【請求項１８】 請求項１７記載の方法において、前記
キャッピング層は、チタン、タングステン及びチタン窒
化物から成るグループから選択される材料を含むことを
特徴とする方法。 - 【請求項１９】 請求項１７記載の方法において、前記
ＭＯＳ構造を前記第１のアニーリング温度でアニーリン
グするステップは、前記ＭＯＳ構造を、約３５０℃から
前記６００℃の範囲の温度でアニーリングするステップ
を更に含むことを特徴とする方法。 - 【請求項２０】 請求項１７記載の方法において、前記
ＭＯＳ構造を前記第２のアニーリング温度でアニーリン
グするステップは、前記ＭＯＳ構造を、約７００℃から
前記８００℃の範囲の温度でアニーリングするステップ
を更に含むことを特徴とする方法。 - 【請求項２１】 請求項１７記載の方法において、前記
ＭＯＳ構造をアニーリングして前記１又は複数のドーパ
ントを前記コバルト・ケイ化物から前記シリコン基板の
中に拡散させるステップは、前記ＭＯＳ構造を約１０秒
から約２分の間アニーリングするステップを更に含むこ
とを特徴とする方法。 - 【請求項２２】 シリコン基板上に、浅いソース／ドレ
イン領域を有するＭＯＳ構造を形成する方法であって、
前記ＭＯＳ構造の前記ソース／ドレイン領域と前記ＭＯ
Ｓ構造のポリシリコン・ゲート電極との上にケイ化コバ
ルト接点が形成される、方法において、 ａ）前記ＭＯＳ構造の上に、約３０Åから約４００Åの
範囲の厚さを有するコバルト層を形成するステップと、 ｂ）前記コバルト層の上に、このコバルト層を酸素を生
じる気体に露出することなく、チタン、タングステン及
びチタン窒化物から成るグループから選択された材料を
含み、約１０Åから約１０００Åの範囲の厚さを有する
キャッピング層を形成するステップと、 ｃ）次に、前記ＭＯＳ構造を約３５０℃から約６００℃
の第１の温度でアニーリングして、前記シリコン基板の
シリコン・ソース／ドレイン領域が形成される領域と、
前記ＭＯＳ構造のポリシリコン・ゲート電極との上に、
コバルト・ケイ化物を形成するステップと、 ｄ）前記ＭＯＳ構造から、前記キャッピング層と、未反
応のコバルトと、コバルト・ケイ化物以外のコバルト反
応生成物とを除去するステップと、 ｅ）前記ＭＯＳ構造を、少なくとも約７００℃から約８
００℃の第２の温度でアニーリングするステップと、 ｆ）ホウ素、リン及びヒ素から成るグループから選択さ
れる１又は複数のドーパントを、ホウ素とリンとに対し
ては約１０ＫＥＶから約５０ＫＥＶの範囲のエネルギ
で、ヒ素に対しては約２０ＫＥＶから約１００ＫＥＶの
範囲のエネルギで、前記コバルト・ケイ化物に注入する
ステップと、 ｇ）前記ＭＯＳ構造を約８００℃から約１０００℃の温
度で約１０秒から約２分の間更にアニーリングして、前
記１又は複数のドーパントを、前記コバルト・ケイ化物
から前記シリコン基板の中へ拡散させ、前記基板に前記
ソース／ドレイン領域を形成し、前記１又は複数のドー
パントを前記ポリシリコン・ゲート電極の中へ拡散させ
るステップと、 を含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/890,222 US5874342A (en) | 1997-07-09 | 1997-07-09 | Process for forming MOS device in integrated circuit structure using cobalt silicide contacts as implantation media |
| US890222 | 1997-07-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174510A true JPH1174510A (ja) | 1999-03-16 |
Family
ID=25396417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10194427A Pending JPH1174510A (ja) | 1997-07-09 | 1998-07-09 | 集積回路構造においてコバルト・ケイ化物接点を注入媒体として用いることによりｍｏｓデバイスを形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5874342A (ja) |
| JP (1) | JPH1174510A (ja) |
| KR (1) | KR100537034B1 (ja) |
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