KR100282711B1 - 콘택홀 플러그 제조 방법(contact hole plug forming method) - Google Patents
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Abstract
여기에 개시된 콘택홀 플러그 제조 방법은 반도체 기판 상에 활성 영역과 비활성 영역을 정의하는 소자 격리막이 형성된다. 상기 활성영역내로 불순물 이온이 주입되어 적어도 하나의 불순물 영역이 형성된다. 상기 반도체 기판 상에 절연막이 형성된 후, 상기 불순물 영역이 노출될 때까지 상기 절연막이 식각되어 콘택홀이 형성된다. 그런 후, 상기 콘택홀의 양측벽 및 바닥을 포함하여 상기 절연막 상에 내화 금속 물질을 갖는 제 1 도전막이 형성된후, 열처리 공정을 통해 상기 불순물 영역에 실리사이드막이 형성된다. 상기 불순물 영역에 불순물 이온들이 주입된다. 상기 제 1 도전막 상에 제 2 도전막 및 제 3 도전막이 순차적으로 형성된다. 상기 제 3 , 제 2 그리고 제 1 도전막들이 순차적으로 식각되어 콘택홀 플러그가 형성된다. 이와 같은 콘택홀 제조 방법에 의해서, 이온 주입 공정으로 인한 단결정 실리콘 기판의 결함을 제거할 수 있다. 따라서 접합 누설 전류를 최소화할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더 구체적으로는 반도체 장치의 콘택홀 플러그 제조 방법에 관한 것이다.
반도체 장치의 공정 기술이 급속도로 발전함에 따라 기가 비트 디램(giga bit DRAM)의 시대를 맞이하게 되었다. 점점 증가하는 집적도에 따라 최소선 폭이 0.15㎛이하로 감소되어 콘택홀 공정의 중요성이 대두되고 있다.
도 1a 내지 도 1d는 콘택홀 플러그 제조를 위한 공정들을 순차적으로 보여준다.
도 1a를 참조하면, 소자 격리막 (12)이 형성된 반도체 기판 (10)의 활성 영역에 불순물 영역 (14)이 형성된다. 상기 반도체 기판 (10)상에 층간 절연막 (16) (interlayer dielectric)이 형성된다. 상기 불순물 영역 (14)이 노출될 때까지 상기 층간 절연막 (16)이 식각되어 콘택홀 (18)이 형성된다.
계속해서, 도 1b를 참조하면, 상기 불순물 영역 (14)에 불순물 이온들이 주입된다. 상기 이온 주입 공정은 틸트 0˚ (tilt 0˚)으로 진행되어 상기 불순물 영역 (14)에 불순물 이온들이 주입된다. 이 때, 이온 주입 공정에 의해서 포인트 결함 (point defect)과 같은 손상이 발생하게 된다.
도 1c에 있어서, 상기 콘택홀 (18)의 양측벽 및 바닥을 포함하여 상기 절연막(16)상에 내화 금속막 (20)이 형성된다. 그후, 열처리 공정을 통해 상기 불순물 영역에 실리사이드막 (22)이 형성된다. 상기 내화 금속막 (20)상에 배리어 금속막(24)과 금속막 (26)이 순차적으로 형성된다. 상기 금속막 (26), 배리어 금속막 (24) 그리고 내화 금속막 (20)들은 도시되진 않았지만 마스크를 이용하여 상기 절연막 (16)이 노출될 때까지 식각된 결과, 콘택홀 플러그가 형성된다.
도 1d를 참조하면, 상기 콘택홀 플러그 형성후 열처리 공정을 통해 상기 실리사이드막 (22) 내부의 불순물 이온들이 반도체 기판 (10)의 경계면 쪽으로 확산되도록 한다.
상술한 바와 같이 콘택홀 플러그를 제조할 때, 상기 이온 주입 공정은 콘택홀 (18)의 미스얼라인먼트에 의해 소자 격리막 (12)의 반도체 기판 (10)과 활성 영역이 모두 노출되는 과식각이 발생하여 불순물이 도핑된 영역을 소모하므로써 발생되는 콘택홀 저항 증가를 방지하기 위해 수행된다.
도 2는 종래의 이온 주입 공정시 불순물의 농도 프로파일을 보여주는 그래프이다.
상기 콘택홀 (18) 형성후 이온 주입 공정은 콘택홀 (18)의 높은 종횡비(aspect ratio)로 인해 틸트 0°로 진행하게 된다. 그로 인해 불순물 이온들의 농도 프로파일은 도 2와 같이 임계치 이상의 깊이로 주입되어 채널링 효과(channeling effect)가 증가하게 된다. 이는 얕은 접합(shallow junction) 형성을 어렵게 하여 숏 채널 효과 (short channel effect)를 더욱 악화시키게 된다. 또, 상기 이온 주입 공정은 일반적으로 높은 도핑 농도로(예를 들어, 도즈가 1×1015cm-2이상)로 이온들을 주입하기 때문에 콘택홀 식각시 미스얼라인먼트로 인해 손상된 반도체 기판 (10)과 상기 이온 주입 손상(예를 들면, 점 결함 : point defect)으로 인해 단결정 실리콘 기판의 결정성이 깨지는 Si-디스로케이션(dislocation)이 발생하게 된다.
도 3a는 종래의 반도체 기판내의 결함을 보여주는 XTEM(X-transmission electron microscopy)사진이다.
상기 콘택홀 플러그 제조 공정들 중 이온주입 공정에 의해 발생되는 결함이 도 3a의 참조 부호 'A'로 나타낸 바와 같이, 반도체 장치의 p/n 접합의 공핍 영역을 관통하게 되는 경우, 반도체 장치는 비정상적인 접합 특성을 갖게 된다.
도 3b는 종래의 반도체 기판내의 결함을 보여주는 SEM(scanning electron microscopy)사진이다.
상술한 바와 같은 이온 주입 공정으로 인해 도 3b의 참조 부호 'B'로 나타낸 바와 같이 소자 격리 영역과 활성 영역이 인접한 곳의 에지 부분 (B)에 결함이 발생하게 된다. 상기 결함으로 인해 p/n 접합에 역바이어스 전압을 인가할 경우, 상기 접합에 대한 전류가 비정상적으로 많이 흐르게 된다. 이러한 문제점은 반도체 장치의 대기 전류를 증가시키게 된다. 이에 따라 저소비 전력 소자의 제조에 심각한 문제를 초래하게 된다.
본 발명의 목적은 이온 주입 공정시 발생되는 채널링 효과의 최소화와 실리콘 기판의 결함을 방지할 수 있는 콘택홀 플러그 제조 방법을 제공함에 있다.
도 1a 내지 도 1d는 종래에 따른 콘택홀 플러그 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2는 종래에 따른 채널링 효과(channeling effect)를 보여주는 그래프;
도 3a 및 도 3b는 반도체 기판내의 결함을 보여주는 XTEM 및 SEM 사진;
도 4a 내지 도 4e는 본 발명의 제 1 실시예에 따른 콘택홀 플러그 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 5a내지 도 5e는 본 발명의 제 2 실시예에 따른 콘택홀 플러그 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 6a내지 도 6f는 본 발명의 제 3 실시예에 따른 콘택홀 플러그 제조 방법이 공정들을 순차적으로 보여주는 흐름도; 그리고
도 7은 종래 및 본 발명에 따른 p/n 접합의 역 바이어스 전압에 대한 역 바이어스 전류를 보여주는 그래프이다.
*도면의 주요부분에 대한 부호 설명
10 : 반도체 기판 12 : 소자 격리막
14 : 불순물 영역 16 : 층간 절연막
18 : 콘택홀 20 : 내화 금속막
22 : 실리사이드막 24 : 배리어 금속막
26 : 배선용 금속막
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 콘택홀 플러그 제조 방법은, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하는 소자 격리막을 형성하는 단계, 상기 활성 영역 내로 불순물 이온들을 주입하여 불순물 영역을 형성하는 단계, 반도체 기판 상에 절연막을 형성하는 단계, 상기 불순물 영역이 노출될 때까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀 양측벽 및 바닥을 포함하여 상기 절연막 상에 내화 금속막을 형성하는 단계, 상기 반도체 기판을 열처리하여 상기 불순물 영역에 실리사이드막을 형성하는 단계, 상기 불순물 영역과 동일한 타입의 불순물 이온들을 주입하되, 상기 이온 주입 공정의 결과로서 생기는 점 결함(point defect)이 상기 제 1 도전막 또는 상기 실리사이드막 내부에 존재하도록 주입하는 단계와, 상기 콘택홀을 채우면서 상기 제 1 도전막 상에 제 2 도전막 및 제 3 도전막을 순차적으로 형성하는 단계, 그리고 상기 제 3 도전막, 제 2 도전막 그리고 제 1 도전막을 순차적으로 식각하여 콘택홀 플러그를 형성하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 불순물 이온들은 상기 이온 주입 공정의 결과로서 생기는 점 결함(point defect)이 상기 제 1 도전막 또는 상기 실리사이드막 내부에 존재할 수 있을 정도의 에너지를 갖고 주입된다.
바람직한 실시예에 있어서, 상기 제 2 도전막은 상기 실리사이드막과 상기 제 3 도전막의 상호 반응을 방지하는 배리어 금속막이다.
(작용)
도 4를 참조하면, 본 발명의 실시예에 따른 신규한 콘택홀 플러그 제조 방법은 콘택홀 형성후 도전막 및 실리사이드막이 형성된후 상기 불순물 영역과 동일한 타입의 불순물 이온들을 주입한다. 이때, 상기 이온 주입 공정의 결과로서 생기는 점 결함(point defect)이 상기 제 1 도전막 또는 상기 실리사이드막 내부에 존재하도록 주입한다. 상기 도전막 상에 금속막이 형성되어 콘택홀 플러그가 형성된다. 이와 같은 콘택홀 플러그 제조 방법에 의해서, 채널링 효과 감소와 실리콘 기판내의 Si-디스로케이션의 발생을 막을 수 있다. 따라서, 접합 누설 전류를 최소화할 수 있는 이점이 있다.
(제 1 실시예)
이하 도 4를 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 콘택홀 플러그 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 4a를 참조하면, 반도체 기판 (10)상에 활성 영역(active region)과 비활성 영역(isolation region)을 정의하는 소자 격리막(device isolation layer)이 형성된다. 활성 영역에 불순물 이온들이 주입되어 불순물 영역 (14)이 형성되고, 상기 반도체 기판 상에 질화막이나 산화막인 층간 절연막 (16)이 형성된다. 그런 다음 상기 불순물 영역 (14)이 노출될 때까지 상기 층간 절연막 (16)이 식각되어 콘택홀 (18)이 형성된다.
도 4b를 참조하면, 상기 콘택홀 (18)의 양측벽 및 하부를 포함하여 상기 절연막 (16)상에 내화 금속막 (20) (refractory metal)이 형성된다. 그런 다음 급속 열처리(rapid thermal process)를 통해 상기 내화 금속막 (20)과 상기 반도체 기판 (10)의 실리콘(Si)이 반응하여 실리사이드막 (22) (silicide layer)가 형성된다. 상기 내화 금속막 (20)은 예를 들어 Ti (Titanium) ,Co (Cobalt) 등으로 형성될 수 있으며, 상기 내화 금속막 (20)과 Si와의 결합물인 실리사이드막 (22)은 TiSi2, CoSi2등으로 형성될 수 있다.
도 4c를 참조하면, 상기 실리사이드막(20)의 두께가 얇은 경우(예를 들어, 50㎚이하인 경우)에 상기 내화 금속막 (20)을 제거하지 않고 상기 불순물 영역 (14)에 대해 이온 주입 공정이 수행된다. 상기 이온 주입 공정은 종래와 동일하게 틸트 0˚로 진행하지만 상기 내화 금속막 (20)과 실리사이드막 (22)의 다결정 구조에 의해 단결정 실리콘 기판에서 발생되는 채널링 효과를 감소시킬 수 있다. 상기 채널링 효과의 감소로 얕은 접합 형성이 용이해지고 숏 채널 효과를 개선시킬 수 있다. 이때, 이온 주입 공정시 실리콘 기판에 형성되는 점결함이 상기 내화 금속막 (20)이나 실리사이드막 (22)내에 존재하도록 이온 주입 에너지를 조절한다. 그에 따라 채널링 효과와 점결함으로 인한 실리콘 기판의 p/n접합의 공핍 영역에 Si-디스로케이션이 형성되는 것을 방지한다.
도 4d에 있어서, 상기 내화 금속막 (20)상에 배리어 금속막 (24)과 금속막(26)이 순차적으로 형성된다. 상기 금속막은 W, Al 그리고 Cu등으로 형성된다. 상기 배리어 금속막 (24)은 상기 실리사이드막 (22)과 상기 배선을 위한 금속막과의 상호반응을 막기 위해 형성된다. 이때 배리어 금속막 (24)은 TiN이 적합하다. 도시되진 않았지만. 상기 적층된 금속막 (26), 배리어 금속막 (24) 그리고 내화 금속막 (22)은 순차적으로 식각되어 콘택홀 플러그가 형성된다.
도 4e를 참조하면, 콘택홀 플러그 형성후 후속공정으로 열처리(thermal budget)를 통해 상기 실리사이드막 (22) 내부의 불순물 이온들이 확산되어 실리사이드막 (22)과 반도체 기판 (10)의 경계면 농도를 높이게 된다. 그로 인해 콘택 홀 저항 낮아지게 된다.
(제 2 실시예)
이하 도 5를 참조하여 본 발명의 제 2 실시예를 상세히 설명한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 콘택홀 플러그 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다. 도 4와 동일한 참조 번호를 병기한다.
도 5a를 참조하면, 활성 영역과 비활성영역을 정의하는 소자 격리막 (12)이 형성된 반도체 기판 (10)의 상기 활성 영역에 불순물 영역 (14)이 형성되고, 상기 반도체 기판 (10)상에 층간 절연막 (16)이 형성된다. 그리고 상기 불순물 영역 (14)이 노출될 때까지 상기 층간 절연막 (16)이 식각된다.
도 5b에 있어서, 상기 콘택홀 (18) 양측벽 및 바닥을 포함하여 상기 층간 절연막 (16)상에 내화 금속막 (20)이 형성된다. 그런후, 반도체 기판의 열처리 공정을 통해 상기 내화 금속막 (20)과 상기 반도체 기판 (10)의 실리콘이 반응하여 실리사이드막 (22)이 형성된다.
다음으로 도 5c를 참조하면, 상기 실리사이드막 (22)의 두께가 예를 들어 50㎚이상이면, 상기 내화 금속막 (20)이 제거된다.
도 5d를 참조하면, 상기 불순물 영역에 대해 틸트 0°로 이온 주입 공정이 수행된다. 상기 이온 주입 공정은 상기 실리사이드막 (22)의 다결정 구조에 의해 채널링 효과가 감소된다. 이때, 이온 주입 공정에 의해 생기는 점결함이 상기 금속 실리사이드막 (22) 내에 있도록 이온 주입 에너지가 조절된다. 그에 따라 단결정 실리콘내로의 이온 주입 손상을 최소화하여 Si-디스로케이션을 방지한다.
도 5d에 있어서, 상기 콘택홀 (18) 양측벽 및 실리사이드막 (22) 상부 표면에 배리어 금속막 (24)및 금속막 (26)이 순차적으로 형성된다. 상기 실리사이드막(22)은 상술한 제 1 실시예에서와 동일한 금속 물질이다. 도시되진 않았지만, 상기 적층된 구조를 갖는 금속막 (26)과 배리어 금속막 (24)은 마스크를 이용하여 순차적으로 식각된 결과, 콘택홀 플러그가 형성된다.
도 5e를 참조하면, 상기 콘택홀 플러그 형성후 열처리 공정을 통해 상기 실리사이드막 (22)내의 불순물 이온들이 실리콘 기판과의 경계면으로 확산되도록 하여 콘택 저항을 줄인다.
(제 3 실시예)
이하 도 6를 참조하여 본 발명의 제 3 실시예를 상세히 설명한다.
도 6a 내지 도 6f 본 발명의 실시예에 따른 콘택홀 플러그 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 6a를 참조하면, 활성 영역과 비활성 영역을 정의하는 소자 격리막 (12)이 형성된 반도체 기판 (10)내에 불순물 영역 (14)이 형성된다. 상기 반도체 기판 (10)상에 층간 절연막 (16)이 형성되고, 상기 불순물 영역 (14)이 노출될 때까지 상기 층간 절연막 (16)이 식각되어 콘택홀 (18)이 형성된다.
도 6b에 있어서, 콘택홀 (18)의 양측벽 및 바닥을 포함하여 상기 절연막 (16)상에 내화 금속막 (20)이 형성된다. 상기 반도체 기판 (10)의 후속 열처리 공정을 통해 상기 내화 금속 물질과 반도체 기판의 실리콘이 상호 반응하여 상기 불순물 영역 (14)에 실리사이드막 (22)이 형성된다.
다음으로 도 6c를 참조하면, 상기 내화 금속막 (20)상에 배리어 금속막 (24)이 형성된다.
도 6d에 있어서, 상기 불순물 영역에 대해 틸트 0°로 이온 주입 공정이 수행된다. 상기 이온 주입 공정시 상기 실리사이드막 (22)의 다결정 구조에 의해서 채널링 효과가 감소된다. 또, 이온 주입 공정에 의해 발생되는 점결함이 상기 내화 금속막 (20) 또는 실리사이드막 (22)내에 있도록 이온 주입 에너지를 조절하므로써 단결정 실리콘의 Si-디스로케이션을 방지할 수 있다.
도 6e를 참조하면, 상기 배리어 금속막 (24)상에 금속막 (26)이 형성된 후, 상기 금속막 (26), 배리어 금속막 (24) 그리고 내화 금속막 (22)들이 순차적으로 식각된 결과 콘택홀 플러그가 형성된다.
도 6f를 참조하면, 상기 콘택홀 플러그 형성후, 열처리 공정을 수행하므로써 상기 실리사이드막 내부의 불순물들이 실리콘 기판과의 경계면으로 확산되어 표면 농도를 높이게 된다. 이로써 콘택홀 저항이 낮아지게 된다.
도 7은 종래 및 본 발명에 따른 p/n 접합의 역바이어스 전압에 대한 역바이어스 전류를 보여주는 그래프이다.
도 7을 참조하면, p/n 접합에 역바이어스 인가시. 종래 (4)는 본 발명 (3)에 비해 106배 이상의 역바이어스 전류가 흐름을 나타낸다.
본 발명은 콘택홀에 도전막 및 실리사이드막을 먼저 형성한 후에 이온주입의 결과로서 생기는 점 결함(point defect)이 상기 실리사이드막 내부에 존재하도록 주입함으로써, 채널링 효과를 최소화 할 수 있고, 기판의 결함을 제거하여 접합 누설 전류를 최소화할 수 있다.
Claims (5)
- 적어도 하나의 불순물 영역을 갖는 활성 영역과 비활성 영역을 정의하는 소자 격리막이 형성된 반도체 기판상에 절연막을 형성하는 단계와;상기 불순물 영역이 노출될 때까지 상기 절연막을 식각하여 콘택 홀을 형성하는 단계와;상기 콘택홀의 측벽 및 바닥을 포함하여 상기 절연막 상에 내화 금속 물질을 갖는 제 1 도전막을 형성하는 단계와;상기 반도체 기판을 열처리하여 상기 제 1 도전막의 내화 금속 물질과 상기 반도체 기판의 실리콘을 반응시켜 상기 불순물 영역에 실리사이드막을 형성하는 단계와;상기 불순물 영역과 동일한 타입의 불순물 이온들을 주입하되, 상기 이온 주입 공정의 결과로서 생기는 점 결함(point defect)이 상기 제 1 도전막 또는 상기 실리사이드막 내부에 존재하도록 주입하는 단계와;상기 콘택홀을 채우면서 상기 제 1 도전막 상에 제 2 도전막 및 제 3 도전막을 순차적으로 형성하는 단계와; 그리고상기 제 3 도전막, 제 2 도전막 그리고 제 1 도전막을 순차적으로 식각하여 콘택홀 플러그를 형성하는 단계를 포함하는 콘택홀 플러그 제조 방법.
- 제 1 항에 있어서,상기 콘택홀 플러그를 형성한 후, 상기 불순물 이온들이 상기 실리사이드막에서 상기 반도체 기판 표면으로 확산되도록 열처리 공정을 수행하는 단계를 부가적으로 포함하는 콘택홀 플러그 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막은 상기 실리사이드막과 상기 제 3 도전막의 상호 반응을 방지하는 배리어 금속막인 콘택홀 플러그 제조 방법.
- 적어도 하나의 불순물 영역을 갖는 활성 영역과 비활성 영역을 정의하는 소자 격리막이 형성된 반도체 기판 상에 절연막을 형성하는 단계와;상기 불순물 영역이 노출될 때까지 상기 절연막을 식각하여 콘택 홀을 형성하는 단계와;상기 콘택홀의 양측벽 및 바닥을 포함하여 상기 절연막 상에 내화 금속 물질을 갖는 제 1 도전막을 형성하는 단계와;상기 반도체 기판을 열처리하여 상기 제 1 도전막의 내화 금속 물질과 상기 반도체 기판의 실리콘과 반응하여 상기 불순물 영역에 실리사이드막을 형성하는 단계와;상기 제 1 도전막을 제거하는 단계와;상기 불순물 영역과 동일한 타입의 불순물 이온들을 주입하되, 상기 이온 주입 공정의 결과로서 생기는 점 결합(point defect)이 상기 실리사이드막 내부에 존재하도록 주입하는 단계와;상기 콘택홀을 채우면서 상기 실리사이드막 상에 제 2 도전막 및 제 3 도전막을 순차적으로 형성하는 단계와; 그리고상기 제 3 및 제 2 도전막을 순차적으로 식각하여 콘택홀 플러그를 형성하는 단계를 포함하는 콘택홀 플러그 제조 방법.
- 적어도 하나의 불순물 영역을 갖는 활성 영역과 비활성 영역을 정의하는 소자 격리막이 형성된 반도체 기판 상에 절연막을 형성하는 단계와;상기 불순물 영역이 노출될 때까지 상기 절연막을 식각하여 콘택 홀을 형성하는 단계와;상기 콘택홀의 양측벽 및 바닥을 포함하여 상기 절연막 상에 내화 금속 물질의 제 1 도전막을 형성하는 단계와;상기 반도체 기판을 열처리하여 상기 제 1 도전막의 내화 금속 물질과 상기 반도체 기판의 실리콘과 반응하여 상기 불순물 영역에 실리사이드막을 형성하는 단계와;상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계와;상기 불순물 영역과 동일한 타입의 불순물 이온들을 주입하되, 상기 이온 주입 공정의 결과로서 생기는 점 결합(point defect)이 상기 실리사이드막 내부, 상기 제 도전막 또는 제 2 도전막 내부에 존재하도록 주입하는 단계와;상기 콘택홀을 채우면서 상기 제 2 도전막 상에 제 3 도전막을 형성하는 단계와;상기 제 3, 제 2 그리고 제 1 도전막을 순차적으로 식각하여 콘택홀 플러그를 형성하는 단계를 포함하는 콘택홀 플러그 제조 방법.
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