KR100418090B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 스페이서를 형성하기 위한 절연막을 질화막과 산화막이 적층된 구조로 형성하되, 셀 지역의 스페이서 형성시 산화막이 제거된 상태에서 적어도 2회의 경사 식각을 실시하여 질화막 스페이서의 경사도가 양호해지도록 하므로써 도전층 패턴 간에 절연물이 양호하게 매립되고 반도체 기판의 피해가 방지된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 도전층 패턴 측벽에 형성되는 스페이서의 경사도를 감소시켜 간격이 미세한 도전층 패턴 간에도 절연물의 매립이 양호하게 이루어질 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 디램(DRAM)과 같은 반도체 메모리 소자는 정보가 저장되는 메모리 셀과, 정보의 저장 및 독출을 위한 여러 가지의 회로로 이루어진다. 이러한 메모리 셀과 회로는 반도체 기판의 셀 지역 및 주변회로 지역에 각각 형성된다.
따라서 메모리 소자의 집적도가 증가되면 주변회로 지역보다 셀 지역의 집적도가 증가되므로 패턴간의 간격이 미세해지고, 이에 따라 여러 가지의 문제점이 발생된다.
예를들어, 게이트 전극, 비트라인 등과 같은 도전층 패턴은 패턴 간에 매립된 도전물에 의해 서로 전기적으로 절연된다. 따라서 게이트 전극 간의 간격이 미세할 경우 절연물의 매립이 불량해질 수 있기 때문에 이를 방지하기 위하여 게이트 전극의 측벽에 절연막으로 스페이서(Spacer)를 형성한다. 그런데 스페이서를 형성하는 과정에서 노출된 접합부의 반도체 기판이 피해를 입게 되고, 후속 열처리를거치면서 그 부분이 취약해져 소자의 동작시 리플래쉬 특성이 저하되는 등 불량이 발생된다.
한편, 이러한 문제가 발생되지 않도록 하기 위해 절연막을 형성한 후 스페이서 식각을 실시하지 않으면 게이트 전극 간의 간격이 더욱 감소되어 후속 도전물 또는 절연물 증착시 매립 상태가 불량해지고, 이에 따른 보이드(Void)의 생성에 의해 소자의 동작시 불량이 발생된다.
따라서 본 발명은 스페이서를 형성하기 위한 절연막을 질화막과 산화막이 적층된 구조로 형성하되, 셀 지역의 스페이서 형성시 산화막이 제거된 상태에서 경사 식각을 실시하여 질화막 스페이서의 경사도가 양호해지도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 다수의 도전층 패턴이 형성된 반도체 기판상에 하부 및 상부 절연막을 순차적으로 형성하는 단계와, 제 1 마스크를 이용하여 제 1 지역의 상부 절연막을 노출시키고, 노출된 상부 및 하부 절연막을 순차적으로 식각하여 도전층 패턴의 측벽에 제1 스페이서가 형성되도록 하는 단계와, 제 1 마스크를 제거한 후 제 2 마스크를 이용하여 제 2 지역의 상부 절연막을 노출시키고, 노출된 상부 절연막을 제거하는 단계와, 노출된 하부 절연막을 경사 식각법으로 식각하여 도전층 패턴의 측벽에 제2 스페이서가 형성되도록 하는 단계와, 제 2 마스크를 제거한 후 도전층 패턴 간의 사이가 완전히 매립되도록 전체 상부면에 층간절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 소자의 제조 방법은 소정의 공정을 거친 반도체 기판상에 제 1 층간절연막을 형성한 후 제 1 층간절연막상에 다수의 도전층 패턴을 형성하는 단계와, 전체 상부면에 절연막을 형성한 후 제 1 지역의 절연막상에 마스크 패턴을 형성하고, 노출된 제 2 지역의 절연막의 소정 두께를 경사식각법으로 식각하여 제1 스페이서가 형성되는 단계와, 마스크 패턴을 제거한 후 제 1 및 제 2 지역의 절연막을 전면 식각하여 도전층 패턴의 측벽에 제2 스페이서가 형성되도록 하는 단계와, 도전층 패턴 간의 사이가 완전히 매립되도록 전체 상부면에 제 2 층간절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 경사 식각은 반도체 기판상에 존재하는 절연막이 식각되지 않도록 식각이온의 경사각을 조절한 상태에서 실시되며, 도전층 패턴의 양측부에서 각각 실시되는 것을 특징으로 한다.
도 1a 내지 1e는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 소자분리막
3: 게이트 전극 4: 제 1 마스크 패턴
5: LDD 영역 5a: 접합영역
6: 스페이서 6a: 질화막
6b: 산화막 7: 제 2 마스크 패턴
8: 층간절연막 9: 콘택홀
11: 제 1 층간절연막 12: 플러그
13: 제 1 절연막 14: 비트라인
15: 제 1 마스크 패턴 16: 제 2 절연막
16a: 스페이서 17: 제 2 마스크 패턴
18: 제 2 층간절연막
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도이다.
도 1a는 셀 지역(C)과 주변회로 지역(P) 그리고 소자 간의 전기적 절연을 위해 반도체 기판(1)에 소자분리막(2)을 형성한 후 셀 지역(C) 및 주변회로 지역(P)의 반도체 기판(1)상에 게이트 전극용 도전층을 형성하고 제 1 마스크 패턴(4)을 이용하여 게이트 전극(3)을 형성한 상태의 단면도로서, 상기 게이트 전극용 도전층은 도프(Doped) 폴리실리콘과 텅스텐 실리사이드(WSix) 또는 도프 폴리실리콘과 텅스텐(W)이 적층된 구조로 형성하며, 상기 제 1 마스크 패턴(4)은 질화막 또는 산화막으로 형성한다.
도 1b는 노출된 반도체 기판(1)에 불순물 이온을 주입하여 LDD 영역(5)을 형성한 후 전체 상부면에 질화막(6a)과 산화막(6b)을 순차적으로 형성한 상태의 단면도이다.
도 1c는 주변회로 지역(P)의 상기 산화막(6b) 및 질화막(6a)을 순차적으로 식각하여 각 게이트 전극(3)의 측벽에 스페이서(6)가 형성되도록 한 후 노출된 반도체 기판(1)에 불순물 이온을 주입하여 접합영역(5a)의 형성을 완료한 상태의 단면도로서, 이때, 예를들어, NMOS 트랜지스터용 마스크를 이용한 스페이서 식각 및 N+ 이온 주입을 실시한 후 PMOS 트랜지스터용 마스크를 이용한 스페이서 식각 및 P+ 이온 주입을 실시한다.
도 1d는 상기 주변회로 지역(P)에만 제 2 마스크 패턴(7)을 형성하여 셀 지역(C)이 노출되도록 하고, HF, BOE 등과 같은 식각제를 이용하여 노출된 부분의 산화막(6b)을 습식으로 제거한 다음 노출된 상기 질화막(6a)을 식각하여 각 게이트 전극(3)의 측벽에 질화막 스페이서(6a)가 형성되도록 한 상태의 단면도로서, 이때, 건식 식각을 진행하되, 활성영역의 반도체 기판(1)상에 존재하는 질화막(6a)이 식각되지 않도록 예를들어, 플라즈마 식각이온의 경사각을 조절하고, 상기 게이트 전극(3)의 양측부에서 적어도 2회의 경사 식각을 실시하여 상기 게이트 전극(3) 상부 모서리 부분의 스페이서(6a) 경사각이 완화되도록 하며, 동시에 반도체 기판(1)의 피해가 방지되도록 한다.
도 1e는 상기 제 2 마스크 패턴(7)을 제거하고 전체 상부면에 BPSG와 같은 절연물을 증착하여 층간절연막(8)을 형성한 후 셀 지역(C) 및 주변회로 지역(P)의 접합영역(5 및 5a)이 각각 노출되도록 상기 층간절연막(8) 및 잔류된 질화막(6a)을 순차적으로 패터닝하여 콘택홀(9)을 형성한 상태의 단면도로서, 이때, 경사도가 감소된 상기 스페이서(6a)에 의해 셀 지역(C)의 게이트 전극(3) 간에 절연물의 매립이 양호하게 이루어진다.
도 2a 내지 도 2e는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도이다.
도 2a는 소정의 공정을 거친 반도체 기판상에 제 1 층간절연막(11)이 형성된 상태에서 상기 제 1 층간절연막(11)을 패터닝하여 콘택홀을 형성하고, 상기 콘택홀 내에 플러그(12)를 형성한 다음 전체 상부면에 제 1 절연막(13)을 형성한 상태의 단면도로서, 상기 제 1 절연막(13)은 산화막으로 형성한다.
도 2b는 상기 제 1 절연막(13)을 패터닝하여 주변회로 지역(P)의 플러그(12)를 노출시킨 후 전체 상부면에 비트라인용 도전층을 형성하고 제 1 마스크 패턴(15)을 이용한 패터닝 공정을 통해 셀 지역(C) 및 주변회로 지역(P)에 비트라인(14)이 각각 형성되도록 한 다음 전체 상부면에 제 2 절연막(16)을 형성한 상태의 단면도로서, 상기 비트라인용 도전층은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 합금으로 형성하며, 상기 제 1 마스크 패턴(15)은 질화막 또는 산화막으로 형성하고, 상기 제 2 절연막(16)은 질화막 또는 산화막으로 형성한다.
도 2c는 상기 주변회로 지역(P)에만 제 2 마스크 패턴(17)을 형성하여 셀 지역(C)이 노출되도록 하고, 노출된 상기 제 2 절연막(16)을 식각하여 각 비트라인(14)의 측벽에 절연막 스페이서(16a)가 형성되도록 한 상태의 단면도로서, 이때, 건식 식각을 진행하되, 활성영역의 제 1 절연막(13)상에 존재하는 제 2 절연막(16)이 식각되지 않도록 예를들어, 플라즈마 식각이온의 경사각을 조절하고, 상기 비트라인(14)의 양측부에서 적어도 2회의 경사 식각을 실시하여 상기 비트라인(14) 상부 모서리 부분의 스페이서(16a) 경사각이 완화되도록 한다.
도 2d는 상기 제 2 마스크 패턴(17)을 제거하고 상기 제 1 절연막(13)이 노출되는 시점까지 전면(Blanket) 식각을 실시하여 주변회로 지역(P) 및 셀 지역(C)의 비트라인(14) 측벽에 절연막 스페이서(16a)가 각각 형성되도록 한 상태의 단면도인데, 이때, 상기 셀 지역(C)에 이미 형성된 절연막 스페이서(16a)는 전면 식각을 거치면서 모서리부가 둥근 형태를 갖게 된다.
도 2e는 전체 상부면에 BPSG와 같은 절연물을 증착하여 제 2 층간절연막(18)을 형성한 상태의 단면도로서, 상기와 같이 2 단계의 식각을 통해 셀 지역(C)의 절연막 스페이서(16a)가 둥글게 형성되도록 하므로써 비교적 간격이 미세한 셀 지역(C)의 비트라인(14) 간에도 제 2 층간절연막(18)이 양호하게 매립된다.
상술한 바와 같이 본 발명은 도전층 패턴 측벽에 형성되는 스페이서의 경사도를 감소시켜 절연물의 매립이 양호하게 이루어질 수 있도록 한다. 이를 위해 본 발명은 스페이서를 형성하기 위한 절연막을 질화막과 산화막이 적층된 구조로 형성하되, 셀 지역의 스페이서 형성시 산화막이 제거된 상태에서 적어도 2회의 경사 식각을 실시하여 질화막 스페이서의 경사도가 양호해지도록 한다.
그러므로 본 발명을 이용하면 주변회로 지역에서는 스페이서가 질화막과 산화막이 적층된 구조로 형성되어 트랜지스터의 채널 길이가 충분히 확보되고, 셀 지역에서는 스페이서가 질화막으로만 형성되어 게이트 전극 간의 거리 확보가 용이해진다.
또한, 셀 지역의 스페이서 형성시 반도체 기판의 피해가 발생되지 않으며 스페이서의 경사도가 감소되도록 경사 식각을 실시하므로써 게이트 전극 간에 절연물의 매립이 양호하게 이루어지고 반도체 기판의 피해에 따른 불량이 발생되지 않는다.
특히, 스페이서의 경사각이 감소됨에 따라 BPSG의 플로우(Flow) 온도를 감소시킬 수 있어 열에 의한 이온의 확산이 최소화되고, 이에 따라 트랜지스터의 펀치 쓰루우(Punch through) 및 누설전류 특성이 향상된다.
Claims (8)
- 다수의 도전층 패턴이 형성된 반도체 기판상에 하부 및 상부 절연막을 순차적으로 형성하는 단계와,제 1 마스크를 이용하여 제 1 지역의 상기 상부 절연막을 노출시키고, 노출된 상부 및 하부 절연막을 순차적으로 식각하여 상기 도전층 패턴의 측벽에 제1 스페이서가 형성되도록 하는 단계와,상기 제 1 마스크를 제거한 후 제 2 마스크를 이용하여 제 2 지역의 상기 상부 절연막을 노출시키고, 노출된 상부 절연막을 제거하는 단계와,노출된 하부 절연막을 경사식각법으로 식각하여 상기 도전층 패턴의 측벽에 제2 스페이서가 형성되도록 하는 단계와,상기 제 2 마스크를 제거한 후 상기 도전층 패턴 간의 사이가 완전히 매립되도록 전체 상부면에 층간절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 하부 절연막은 질화막이며, 상기 상부 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 지역은 주변회로 지역이고, 상기 제 2 지역은 셀 지역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 경사 식각은 상기 반도체 기판상에 존재하는 하부 절연막이 식각되지 않도록 식각이온의 경사각을 조절한 상태에서 실시되며, 상기 도전층 패턴의 양측부에서 각각 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 층간절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 소정의 공정을 거친 반도체 기판상에 제 1 층간절연막을 형성한 후 상기 제 1 층간절연막상에 다수의 도전층 패턴을 형성하는 단계와,전체 상부면에 절연막을 형성한 후 제 1 지역의 상기 절연막상에 마스크 패턴을 형성하고, 노출된 제 2 지역의 상기 절연막의 소정 두께를 경사식각법으로 식각하여 제1 스페이서가 형성되는 단계와,상기 마스크 패턴을 제거한 후 상기 제 1 및 제 2 지역의 상기 절연막을 전면 식각하여 상기 도전층 패턴의 측벽에 제2 스페이서가 형성되도록 하는 단계와,상기 도전층 패턴 간의 사이가 완전히 매립되도록 전체 상부면에 제 2 층간절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 경사 식각은 상기 제 1 층간절연막상에 존재하는 상기 절연막이 식각되지 않도록 식각이온의 경사각을 조절한 상태에서 실시되며, 상기 도전층 패턴의 양측부에서 각각 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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