KR19990080277A - 층간절연막 형성 방법 - Google Patents
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Abstract
본 발명은 층간절연막 형성 방법에 관한 것으로서, 특히, 하부 패턴에 의한 보이드의 발생을 방지할 수 있는 층간절연막 형성 방법에 관한 것이다. 상기의 보이드 발생의 방지를 위해서는 셀 영역 및 페리 영역을 가지는 반도체기판 상에 필드산화막을 형성하여 활성영역을 한정하고 상기 활성영역 상에 게이트 산화막을 개제시킨 복수 개의 게이트를 형성하고 상기 반도체기판 상에 상기 게이트를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 상에 식각선택비가 다른 제 2 절연막을 형성하고 상기 페리영역의 제 2 절연막을 노출시키는 제 1 마스크층을 형성하는 공정과, 상기 페리영역의 제 2 및 제 1 절연막을 에치백하여 상기 반도체기판의 페리영역의 소정 부분을 노출시키고 상기 페리영역에 형성된 게이트의 측벽을 형성하여 상기 페리영역에 불순물영역을 형성하는 공정과, 상기 제 1 마스크층을 제거하고 상기 셀영역의 제 2 절연막과 페리영역의 노출된 반도체기판 상에 제 3 절연막을 형성하고 상기 셀영역의 제 3 절연막을 노출시키는 제 2 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 마스크로 사용하여 상기 셀영역의 제 3 및 제 2 절연막을 식각하여 상기 제 1 절연막을 노출시키는 공정과, 상기 제 2 마스크층을 제거하고 상기 셀영역의 제 1 절연막과 상기 페리영역의 제 3 절연막을 덮도록 층간절연막인 두꺼운 제 4 절연막을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 층간절연막은 셀영역과 같이 게이트전극 사이의 간격이 좁은 부분에는 게이트 상의 베리어층을 제외하고 모두 제거하여 그 간격을 넓히므로 보이드 발생을 억제할 수 있는 이점이 있다.
Description
본 발명은 층간절연막 형성 방법에 관한 것으로서, 특히, 하부 패턴에 의한 보이드의 발생을 방지할 수 있는 층간절연막 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 도체와 절연체를 교대로 적층하여 복수의 도체층을 갖도록 하는 다층배선(Multilayer Interconnection) 형성이 요구되었다. 이러한 요구를 충족시키기 위해 도체 사이의 층간절연막(Inter Layer Dielectric)에 보이드(Void)가 발생되지 않고 양호한 평탄도를 갖도록 형성하여야 하고, 접촉 저항을 감소시켜 스피드(Speed)를 향상시키는 방법이 연구되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 층간절연막 형성 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 셀 영역(Cell Area : CA1) 및 페리 영역(Peri Area : PA1)을 갖는 반도체기판(11)에 STI(Shallow Trench Isolation : 이하, STI라 칭함) 방법 등과 같은 통상적인 소자 격리 방법으로 필드산화막(12)을 형성하여 활성영역을 한정한다. 그리고, 상기 반도체기판(11) 상에 열산화 방법으로 게이트산화막(13)을 형성하고, 상기 게이트산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 불순물이 도핑된 다결정실리콘(Polysilicon)층을 형성한 후, 상기 다결정실리콘층 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 캡절연막(15)을 순차적으로 형성한다. 그런 후에, 포토리쏘그래피(Photolithograpy)의 방법으로 상기 캡절연막(15), 다결정실리콘층 및 게이트절연막(13)을 순차적으로 이방성 식각하여 활성영역 상의 소정 부분에 다수 개의 게이트(14)를 형성한다. 상기 게이트(14)가 형성된 반도체기판(11)에 상기 캡절연막(15)을 마스크로 사용하여 상기 반도체기판(11)과 도전형이 다른 불순물을 저농도로 이온주입하여 저도핑 드레인(Lightly Doped Drain : 이하, LDD라 칭함) 구조를 형성하는 저농도 불순물영역(16)을 형성하고 상기 반도체기판(11) 상에 상기 게이트(14)를 덮도록 제 1 절연막(17)을 형성한다.
그리고, 도 1b와 같이 상기 제 1 절연막(17) 상에 상기 제 1 절연막(17)과 식각선택비가 다른 물질을 증착하여 제 2 절연막(18)을 형성하고 상기 제 2 절연막(18) 상에 상기 페리 영역(PA1)의 제 2 절연막(18)을 노출시키는 마스크층(19)을 형성한다. 그 다음에 상기 노출된 페리 영역(PA1)의 제 2 절연막 및 제 1 절연막(18)(17)을 에치백하여 상기 페리 영역(PA1) 상에 형성된 게이트(14)의 측면에 측벽(18-1)을 형성하고 상기 페리 영역(PA1)의 노출된 반도체기판(11) 상에 상기 반도체기판(11)과 도전형이 다른 불순물을 고농도로 이온주입하여 페리 영역(PA1)의 고농도 물순물영역(20)을 형성한다. 상기에서 제 1 절연막(17)은 상기 페리 영역(PA1) 상의 제 2 절연막(19)을 제거하기 위해 산화물 습식식각할 때, 상기 반도체소자를 격리하기 위해 형성한 필드산화막(12)을 보호하고, 이후의 산화물과 질화물과의 고 식각선택비를 이용하는 셀프 얼라인 콘택(Self Align Contact)의 형성을 용이하게 하기 위해 질화물로 형성한다.
그런 후에, 도 1c와 같이 상기 마스크층(19)을 제거하고 상기 반도체기판(11) 상에 상기 셀 영역(CA1) 및 페리 영역(PA1)에 형성된 게이트(14)를 덮도록 베리어층인 제 3 절연막(21)을 형성하고 상기 제 3 절연막(21) 상에 USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass) 또는 BPSG(Boronphospho Silicate Glass) 등의 산화물질을 두껍게 증착하여 평탄한 제 4 절연막(23)을 형성한다. 상기에서 제 3 절연막(21)은 베리어층으로서 제 4 절연막(23)으로 불순물이 도핑된 산화물질을 사용할 경우 상기 도핑된 불순물이 상기 반도체기판(11) 등으로 확산되는 것을 방지하기위해 형성한다.
상술한 바와 같이 종래에는 셀 영역과 페리 영역을 갖는 반도체기판 상에 다수 개의 게이트전극을 형성하고 상기 페리 영역에 LDD 구조를 갖는 트랜지스터를 형성한 후, 상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하였다.
그러나, 셀 영역에는 다수 개의 게이트전극의 간격이 좁아서 상기 게이트 사이를 채우는 층간절연막에 보이드가 발생하고 이 보이드는 이후의 콘택홀 형성시에 언더 에치(under ecth)를 유발하여 반도체소자가 단선되는 문제가 있다.
따라서, 본 발명의 목적은 다수 개의 게이트 사이를 채우는 층간절연막의 보이드 발생을 방지할 수 있는 층간절연막 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 층간절연막 형성 방법은 셀 영역 및 페리 영역을 가지는 반도체기판 상에 필드산화막을 형성하여 활성영역을 한정하고 상기 활성영역 상에 게이트 산화막을 개제시킨 복수 개의 게이트를 형성하고 상기 반도체기판 상에 상기 게이트를 덮는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 상에 식각선택비가 다른 제 2 절연막을 형성하고 상기 페리영역의 제 2 절연막을 노출시키는 제 1 마스크층을 형성하는 공정과, 상기 페리영역의 제 2 및 제 1 절연막을 에치백하여 상기 반도체기판의 페리영역의 소정 부분을 노출시키고 상기 페리영역에 형성된 게이트의 측벽을 형성하여 상기 페리영역에 불순물영역을 형성하는 공정과, 상기 제 1 마스크층을 제거하고 상기 셀영역의 제 2 절연막과 페리영역의 노출된 반도체기판 상에 제 3 절연막을 형성하고 상기 셀영역의 제 3 절연막을 노출시키는 제 2 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 마스크로 사용하여 상기 셀영역의 제 3 및 제 2 절연막을 식각하여 상기 제 1 절연막을 노출시키는 공정과, 상기 제 2 마스크층을 제거하고 상기 셀영역의 제 1 절연막과 상기 페리영역의 제 3 절연막을 덮도록 층간절연막인 두꺼운 제 4 절연막을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 층간절연막 형성 방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 층간절연막 형성 방법을 도시하는 공정도.
<도면의 주요 부분에 대한 부호의 간단한 설명>
CA1, 2 : 셀영역 PA1, 2 : 페리영역
31 : 반도체기판 32 : 필드산화막
37 : 제 1 절연막 41 : 제 3 절연막
43 : 제 4 절연막
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 층간절연막 형성 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이 셀 영역(CA2) 및 페리 영역(PA2)을 갖는 반도체기판(31)에 STI 방법 등과 같은 통상적인 소자 격리 방법으로 필드산화막(32)을 형성하여 활성영역을 한정한다. 그리고, 상기 반도체기판(31) 상에 열산화 방법으로 게이트산화막(33)을 형성하고, 상기 게이트산화막(33) 상에 CVD 방법으로 불순물이 도핑된 다결정실리콘층을 형성한 후, 상기 다결정실리콘층 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 캡절연막(35)을 순차적으로 형성한다. 그런 후에, 포토리쏘그래피 방법으로 상기 캡절연막(35), 다결정실리콘층 및 게이트절연막(33)을 순차적으로 이방성 식각하여 활성영역 상의 소정 부분에 다수 개의 게이트(34)를 형성한다. 상기 게이트(34)가 형성된 반도체기판(31)에 상기 캡절연막(35)을 마스크로 사용하여 상기 반도체기판(31)과 도전형이 다른 불순물을 저농도로 이온주입하여 LDD 구조를 형성하는 저농도 불순물영역(36)을 형성한다.
그리고, 도 2b와 같이 상기 반도체기판(31) 상에 상기 게이트(34)를 덮도록 제 1 절연막(37)을 형성하고, 상기 제 1 절연막(37) 상에 상기 제 1 절연막(37)과 식각선택비가 다른 물질을 증착하여 제 2 절연막(38)을 형성하고 상기 제 2 절연막(38) 상에 상기 페리 영역(PA2)의 제 2 절연막(38)을 노출시키는 제 1 마스크층(39)을 형성한다. 그 다음에 상기 노출된 페리 영역(PA2)의 제 2 절연막(38) 및 제 1 절연막(37)을 에치백하여 상기 페리 영역(PA2) 상에 형성된 게이트(34)의 측면에 측벽(38-1)을 형성하고 상기 페리 영역(PA2)의 노출된 반도체기판(31) 상에 상기 반도체기판(31)과 도전형이 다른 불순물을 고농도로 이온주입하여 페리 영역(PA2)의 고농도 물순물영역(40)을 형성한다. 상기에서 제 1 절연막(37)은 상기 페리 영역(PA1) 상의 제 2 절연막(38)을 제거하기 위해 산화물 습식식각할 때, 상기 반도체소자를 격리하기 위해 형성한 필드산화막(32)을 보호하고, 이후의 산화물과 질화물과의 고 식각선택비를 이용하는 셀프 얼라인 콘택의 형성을 용이하게 하기 위해 질화물로 형성한다.
그런 후에, 도 2c와 같이 상기 제 1 마스크층(40)을 제거하고 상기 반도체기판(31) 상에 상기 셀 영역(CA2) 및 페리 영역(PA2)에 형성된 게이트(34)를 덮도록 상기 제 2 절연막(38)과 식각선택비가 같은 제 3 절연막(41)을 형성하고 상기 제 3 절연막(41) 상에 상기 셀 영역(CA2)의 제 3 절연막(41)을 노출시키는 제 2 마스크층(42)을 순차적으로 형성한다. 그리고, 상기 제 2 마스크층(42)을 마스크로 사용하여 상기 셀 영역(CA2)의 제 2 및 제 3 절연막(38)(41)을 습식 식각하여 제거하여 상기 셀 영역(CA2)의 제 1 절연막(37)을 노출시킨다.
그런 후에, 도 2d에 나타낸 바와 같이 상기 제 2 마스크층(42)을 제거하고 셀 영역(CA2)의 제 1 절연막(37)과 페리 영역(PA2)의 제 3 절연막(41) 상에 USG, PSG 또는 BPSG 등의 산화물질을 두껍게 증착하여 평탄한 제 4 절연막(43)을 형성한다. 상기에서 제 1 및 3 절연막(37)(41)은 베리어층으로서 상기 제 4 절연막(43)으로 불순물이 도핑된 산화물질을 사용할 경우 상기 도핑된 불순물이 상기 반도체기판(31) 등으로 확산되는 것을 방지한다.
상술한 바와 같이 본 발명에서는 셀 영역과 페리 영역을 갖는 반도체기판 상에 다수 개의 게이트전극을 형성하고 상기 페리 영역에 LDD 구조를 갖는 트랜지스터를 형성한 후, 상기 셀 영역의 산화물질층을 제거하여 게이트전극사이의 간격을 넓힌다. 그런 후에, 상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하였다.
따라서, 본 발명에 따른 층간절연막은 셀영역과 같이 게이트전극 사이의 간격이 좁은 부분에는 게이트 상의 베리어층을 제외하고 모두 제거하여 그 간격을 넓히므로 보이드 발생을 억제할 수 있는 이점이 있다.
Claims (2)
- 셀 영역 및 페리 영역을 가지는 반도체기판 상에 필드산화막을 형성하여 활성영역을 한정하고 상기 활성영역 상에 게이트 산화막을 개제시킨 복수 개의 게이트를 형성하고 상기 반도체기판 상에 상기 게이트를 덮는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막 상에 식각선택비가 다른 제 2 절연막을 형성하고 상기 페리영역의 제 2 절연막을 노출시키는 제 1 마스크층을 형성하는 공정과,상기 페리영역의 제 2 및 제 1 절연막을 에치백하여 상기 반도체기판의 페리영역의 소정 부분을 노출시키고 상기 페리영역에 형성된 게이트의 측벽을 형성하여 상기 페리영역에 불순물영역을 형성하는 공정과,상기 제 1 마스크층을 제거하고 상기 셀영역의 제 2 절연막과 페리영역의 노출된 반도체기판 상에 제 3 절연막을 형성하고 상기 셀영역의 제 3 절연막을 노출시키는 제 2 마스크층을 형성하는 공정과,상기 제 2 마스크층을 마스크로 사용하여 상기 셀영역의 제 3 및 제 2 절연막을 식각하여 상기 제 1 절연막을 노출시키는 공정과,상기 제 2 마스크층을 제거하고 상기 셀영역의 제 1 절연막과 상기 페리영역의 제 3 절연막을 덮도록 층간절연막인 두꺼운 제 4 절연막을 형성하는 공정을 구비하는 층간절연막 형성 방법.
- 청구항 1에 있어서 상기 셀영역의 제 3 및 제 2 절연막을 습식 식각하여 제거하는 것이 특징인 층간절연막 형성 방법.
Priority Applications (1)
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| KR1019980013403A KR19990080277A (ko) | 1998-04-15 | 1998-04-15 | 층간절연막 형성 방법 |
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| KR1019980013403A KR19990080277A (ko) | 1998-04-15 | 1998-04-15 | 층간절연막 형성 방법 |
Publications (1)
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| KR19990080277A true KR19990080277A (ko) | 1999-11-05 |
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| KR1019980013403A KR19990080277A (ko) | 1998-04-15 | 1998-04-15 | 층간절연막 형성 방법 |
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| KR (1) | KR19990080277A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418090B1 (ko) * | 2001-06-28 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100905999B1 (ko) * | 2007-06-12 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1998
- 1998-04-15 KR KR1019980013403A patent/KR19990080277A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418090B1 (ko) * | 2001-06-28 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100905999B1 (ko) * | 2007-06-12 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7687341B2 (en) | 2007-06-12 | 2010-03-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
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