KR20010091723A - 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 - Google Patents

반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 Download PDF

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Abstract

자기정렬 콘택 구조체의 형성방법 및 그에 의해 제조된 자기정렬 콘택 구조체가 제공된다. 반도체기판 상에 서로 평행한 배선패턴들이 형성되고, 배선패턴의 측벽의 일 부분 상에 상부 폭이 하부 폭보다 넓은 스페이서를 형성한다. 스페이서는 배선패턴의 측벽을 덮는 식각저지 라이너와, 식각저지 라이너의 상부 측벽을 덮는 상부 스페이서를 포함한다. 또한, 스페이서는 식각저지 라이너의 하부측벽을 덮는 희생절연막 잔여물을 더 포함할 수 있다. 희생절연막 잔여물의 폭은 상부 스페이서의 폭보다 좁다. 희생절연막 잔여물과 반도체기판 사이에는 식각저지 라이너의 연장부가 개재된다.

Description

반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에 의해 형성된 자기정렬 콘택 구조체{Method of forming self-aligned contact structure in semiconductor device and self-aligned contact structure fabricated thereby}
본 발명은 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로, 특히 자기정렬 콘택 구조체의 형성방법 및 그에 의해 제조된 자기정렬 콘택 구조체에 관한 것이다.
반도체소자의 집적도가 증가함에따라 배선들의 폭 및 그들 사이의 간격이 점점 좁아지고 있다. 이에 따라, 상기 배선들 사이의 소정영역을 관통하는 콘택홀을 형성하기 위한 사진공정을 실시하는 동안 정렬 여유도를 증가시키기 위하여 자기정렬 콘택 기술이 제안된 바 있다.
도 1은 디램 소자의 셀 어레이 영역의 일 부분을 보여주는 일반적인 레이아웃도이다.
도 1을 참조하면, 반도체기판에 복수개의 활성영역들(1)이 형성된다. 상기 복수개의 활성영역들(1)은 x축 및 y축을 따라 반복적으로 배치된다. 상기 각 활성영역들(1)을 가로지르는 복수개의 워드라인 패턴들(3)이 서로 평행하게 배치된다. 여기서, 하나의 활성영역(1)은 2개의 워드라인 패턴들(3)과 교차한다. 또한, 상기 각 활성영역들(1)의 일 측에는 자기정렬된 패드 콘택홀을 한정하기 위한 바(bar) 형태의 콘택 패턴들(5)이 배치된다. 여기서, 상기 콘택 패턴들(5)에 의해 덮여지는 영역은 상기 자기정렬된 패드 콘택홀을 형성하기 위한 식각 마스크, 즉 포토레지스트 패턴에 의해 덮여지는 영역이다.
도 2 내지 도 3, 도 4a, 도 4b 및 도 5 내지 도 7은 종래의 자기정렬 콘택 구조체 형성방법을 설명하기 위한 단면도들이다. 각 도에 있어서, 참조부호 "A" 및 "B"로 표시한 부분은 각각 디램소자의 메모리 셀 영역 및 주변회로 영역을 나타낸다. 또한, 도 2 내지 도 3, 도 4a 및 도 5 내지 도 7의 메모리 셀 영역들(A)은 도 1의 Ⅰ-Ⅰ을 따르는 단면도들이고, 도 4b는 도 1의 Ⅱ-Ⅱ을 따르는 단면도이다. 여기서, 상기 주변회로 영역(B)은 설명의 편의를 위하여 NMOS 트랜지스터 영역만을 나타낸다.
도 2를 참조하면, 반도체기판(11)의 소정영역에 활성영역을 한정하는 소자분리막(13)을 형성한다. 상기 소자분리막(13)이 형성된 결과물 전면에 게이트 산화막(15), 도전막, 캐핑절연막 및 하드 마스크막을 차례로 형성한다. 상기 캐핑절연막 및 하드 마스크막은 각각 실리콘질화막 및 실리콘산화막으로 형성한다. 상기 하드 마스크막, 캐핑절연막 및 도전막을 연속적으로 패터닝하여 상기 메모리 셀 영역(A)의 활성영역들 및 소자분리막(13)의 상부를 가로지르는 복수개의 워드라인 패턴들(23a)을 형성함과 동시에 상기 주변회로 영역(B)의 활성영역을 가로지르는 게이트 패턴(23b)을 형성한다. 이에 따라, 상기 각 워드라인 패턴(23a)은 차례로 적층된 워드라인(17a), 캐핑절연막 패턴(19) 및 하드마스크 패턴(21)으로 구성된다. 이와 마찬가지로, 상기 각 게이트 패턴(23b)은 차례로 적층된 게이트 전극(17b), 캐핑절연막 패턴(19) 및 하드마스크 패턴(21)으로 구성된다.
상기 워드라인 패턴들(23a), 게이트 패턴(23b) 및 소자분리막(13)을 이온주입 마스크로 사용하여 상기 활성영역들에 N형 불순물을 주입하여 저농도 불순물 영역들(24, 24a, 24b)을 형성한다. 이에 따라, 메모리 셀 영역(A) 내의 하나의 활성영역에 3개의 저농도 불순물 영역들(24a, 24b)이 형성된다. 여기서, 상기 활성영역의 중심부에 형성된 저농도 불순물 영역(24b)은 공통 드레인 영역에 해당하고, 상기 공통 드레인 영역(24b)의 양 옆에 형성된 저농도 불순물 영역들(24a)은 소오스 영역들에 해당한다.
도 3을 참조하면, 상기 저농도 불순물 영역들(24, 24a, 24b)이 형성된 결과물 전면에 실리콘질화막을 형성한 다음, 상기 실리콘질화막을 이방성 식각하여 상기 워드라인 패턴들(23a) 및 상기 게이트 패턴(23b)의 측벽들 상에 스페이서들(25)을 형성한다. 상기 게이트 패턴(23b), 스페이서들(25) 및 소자분리막(13)을 이온주입 마스크로 사용하여 상기 주변회로 영역(B)에 선택적으로 N형의 불순물을 1×1015내지 5×1015ion atoms/㎠의 높은 도우즈로 주입하여 상기 게이트 패턴(24b)의 양 옆에 엘디디형 소오스/드레인 영역(26)을 형성한다.
상기 엘디디형 소오스/드레인 영역(26)이 형성된 결과물 전면에 식각저지막(27)을 형성한다. 상기 식각저지막(27)은 후속공정에서 형성되는 층간절연막에 대하여 식각선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성한다. 상기 식각저지막(27)이 형성된 결과물 전면에 상기 워드라인 패턴들(23a) 사이의 갭 영역들을 완전히 채우는 층간절연막(29)을 형성한다. 상기 층간절연막(29)은 800℃ 이하의 저온에서 형성하는 것이 바람직하다. 이는, 고집적 반도체소자에 적합한 단채널 모스 트랜지스터의 특성이 저하되는 현상을 방지하기 위함이다. 다시 말해서, 상기 층간절연막(29)을 850℃ 내지 950℃의 고온에서 리플로우되는 BPSG막 등으로 형성하는 경우에, 상기 메모리 셀 영역(A) 내의 저농도 불순물 영역들(24a, 24b) 및 상기 주변회로 영역(B) 내의 소오스/드레인 영역들(26)이 재확산되어 트랜지스터의 채널길이를 감소시키기 때문이다. 따라서, 상기 층간절연막(29)은 800℃ 이하의 저온에서 갭 영역들을 보이드 없이 완전히 채울 수 있는 물질막, 예컨대 고밀도 플라즈마 산화막(HDP oxide)으로 형성하는 것이 바람직하다.
그러나, 상기 층간절연막(29)을 고밀도 플라즈마 산화막으로 형성하는 경우에 상기 워드라인 패턴들(23a) 사이의 갭 영역들을 완전히 채우기 위해서는 고밀도 플라즈마 장비의 전력을 증가시켜야 한다. 이때, 상기 식각저지막(27)이 얇은 두께, 예컨대 200Å 이하의 얇은 두께를 가지면, 고밀도 플라즈마 공정에서 사용되는 반응가스가 식각저지막(27) 및 반도체기판(11) 사이의 계면으로 침투하여 식각저지막(27)이 들뜨는 현상이 발생한다. 따라서, 상기 식각저지막(27)은 적어도 200Å 보다 두꺼운 두께로 형성하여야 한다. 그러나, 식각저지막(27)의 두께가 증가하면 후속공정에서 형성되는 자기정렬 콘택홀의 하부 폭은 감소한다. 이에 따라, 상기 식각저지막(27)의 두께를 최적화시키기가 어렵다.
또한, 상기 층간절연막(29)을 고밀도 플라즈마 산화막으로 형성하고 상기 고밀도 플라즈마 산화막을 평탄화시킬지라도, 도 3에 보여진 바와 같이, 메모리 셀 영역(A) 및 주변회로 영역(B) 사이에 글로발 단차(global step difference; S1)가 발생한다. 좀 더 구체적으로, 상기 메모리 셀 영역(A)의 층간절연막(29) 표면이 상기 주변회로 영역(B)의 층간절연막(29) 표면보다 낮다. 이는, 고밀도 플라즈마 산화막을 형성하는 메카니즘에 기인한다. 즉, 고밀도 플라즈마 공정은 서로 번갈아가면서 반복적으로 실시되는 스퍼터링 식각공정 및 증착공정에 의해 실시된다. 이때, 상기 스퍼터링 식각공정은 평평한 영역보다는 오히려 돌출부의 코너부분을 식각하는 특성이 우수하다. 따라서, 고밀도 플라즈마 산화막으로 층간절연막(29)을 형성하는 경우에 패턴밀도가 높은 메모리 셀 영역(A) 상에 상대적으로 얇은 두께의 층간절연막이 형성된다.
도 4a 및 도 4b를 참조하면, 도 1의 콘택 패턴들(5)이 그려진 포토마스크를사용하여 메모리 셀 영역(A) 내의 층간절연막(29)의 소정영역을 이방성 식각한다. 계속해서, 상기 식각저지막(27)을 식각하여 상기 메모리 셀 영역(A)의 소오스 영역(24a) 및 공통 드레인 영역(24b)을 노출시키는 자기정렬 패드 콘택홀들(H1, H2)을 형성한다. 이때, 도 3에서 언급한 바와 같이, 상기 자기정렬 패드 콘택홀들(H1, H2)의 하부 측벽 상에 식각저지막 잔여물들(etch stop layer residues; 27a)이 남을 수 있다. 상기 식각저지막(27)의 두께가 증가할수록 상기 식각저지막 잔여물(27a)의 폭은 증가한다. 따라서, 상기 식각저지막(27)의 두께를 증가시키면, 자기정렬된 패드 콘택홀들(H1, H2)에 의해 노출되는 소오스 영역들(24a) 및 공통 드레인 영역(24b)의 면적이 감소한다. 결과적으로, 상기 워드라인 패턴들(23a)과 상기 활성영역 사이의 오정렬 여유도가 감소하는 결과를 초래한다.
한편, 도 1의 콘택패턴들(5)이 그려진 포토마스크를 사용하여 상기 자기정렬 패드콘택홀들(H1, H2)을 한정하기 위한 사진공정을 실시하는 동안 도 1의 x축을 따라 오정렬이 발생한 경우에, 도 4b에 도시된 바와 같이 소오스 영역(24a)과 인접한 소자분리막(13)이 상기 자기정렬 패드 콘택홀(H1)에 의해 노출될 수 있다. 이때, 상기 자기정렬된 패드 콘택홀들(H1, H2)에 의해 노출되는 소오스 영역들(24a) 및 공통 드레인 영역(24b)의 면적을 증가시키기 위하여 상기 층간절연막(29)을 등방성 식각하면, 상기 노출된 소자분리막(13)의 가장자리 부분(R)이 리세스되어 상기 소오스 영역(24a)의 측벽이 노출된다. 이에 따라, 후속공정에서 상기 자기정렬된 패드콘택홀(H1)을 채우는 도전성 패드와 반도체기판(11) 사이에 흐르는 접합누설전류가 증가한다.
도 5를 참조하면, 상기 자기정렬된 패드 콘택홀들(H1, H2)이 형성된 결과물 전면에 도전막(31), 예컨대 폴리실리콘막을 형성한다. 이때, 상기 도전막(31)의 상부 표면 역시 메모리 셀 영역(A) 및 주변회로 영역(B) 사이에 단차(S1)를 보인다.
도 6을 참조하면, 상기 메모리 셀 영역(A)의 워드라인 패턴들(23a)의 상부면이 노출될 때까지 상기 도전막(31) 및 층간절연막(29)을 화학기계적 연마 공정을 사용하여 전면식각한다. 이때, 도 6에 도시된 바와 같이, 상기 주변회로 영역(B)과 인접한 워드라인 패턴(23a)의 상부면이 노출되기 전에 메모리 셀 영역(A)의 중심부에 가까운 워드라인 패턴(23a)의 상부면이 먼저 노출된다. 이는, 도 3에 보여진 층간절연막(29)의 글로발 단차(S1) 및 화학기계적 연마 공정의 디슁 현상에 기인하기 때문이다. 따라서, 메모리 셀 영역(A)의 가장자리 부분의 워드라인 패턴들(23a)의 상부면을 완전히 노출시키어 상기 각 자기정렬된 패드 콘택홀들(H1, H2) 내에 전기적으로 격리된 도전성 패드들(31a, 31b)을 형성하는 경우에, 상기 메모리 셀 영역(A)의 중심부의 워드라인들(17a)이 도 7에 도시된 바와 같이 노출될 수 있다.
도 7을 참조하면, 상기 도전성 패드들(31a, 31b)이 형성된 결과물 전면에 상부 층간절연막(33)을 형성한다. 상기 상부 층간절연막(33)을 패터닝하여 상기 소오스 영역(24a)과 접촉하는 도전성 패드들(31a)을 노출시키는 스토리지 노드 콘택홀들(35)을 형성한다. 이때, 상기 스토리지 노드 콘택홀들(35)이 오정렬된 경우에 도 7에 도시된 바와 같이 워드라인(17a)이 노출된다.
상술한 바와 같이 종래기술에 따르면, 모스 트랜지스터의 단채널 현상을 개선하기가 어렵고 식각저지막의 두께를 최적화시키기가 어렵다. 또한, 자기정렬된 패드 콘택홀들에 의해 노출되는 반도체기판의 면적을 극대화시키기가 어렵다. 이에 따라, 패드 콘택저항을 감소시키기가 어렵다. 또한, 활성영역과 워드라인 패턴들 사이의 오정렬 여유도를 증가시키기가 어려우며, 도전성 패드들 및 스토리지 노드 콘택홀 사이의 오정렬 여유도 또한 증가시키기가 어렵다.
본 발명의 목적은 모스 트랜지스터의 단채널 현상을 개선하기에 적합한 저온 공정을 구현할 수 있는 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은 자기정렬 콘택저항을 감소시킬 수 있는 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 정렬 여유도를 증가시킬 수 있는 자기정렬 콘택 구조체의 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 신뢰성 있는 자기정렬 콘택 구조체를 제공하는 데 있다.
도 1은 일반적인 디램 셀 어레이 영역의 일 부분을 보여주는 레이아웃도이다.
도 2, 도 3, 도 4a, 도 4b, 도 5, 도 6 및 도 7은 종래 기술에 따른 자기정렬 콘택 구조체의 형성방법을 설명하기 위한 단면도들이다.
도 8 내지 도 13, 도 14a 내지 도 17a, 및 도 14b 내지 도 17b는 본 발명에 따른 자기정렬 콘택 구조체의 형성방법을 설명하기 위한 단면도들이다.
도 18은 본 발명에 따른 자기정렬 콘택 구조체의 단면도이다.
본 발명의 이들 목적들 및 특징들은 반도체소자의 자기정렬 콘택 구조체의 형성방법들 및 그에 의해 제조된 자기정렬 콘택 구조체에 의해 제공될 수 있다. 이들 방법들 및 구조체는 서로 평행한 복수개의 배선패턴들의 측벽 상에 언더컷 영역을 갖는 스페이서들을 형성하여 자기정렬 콘택저항 및 오정렬 여유도를 개선시킨다. 또한, 이들 방법들 및 구조체는 저온에서 형성하는 것이 가능한 절연체막을 사용하여 모스 트랜지스터의 단채널 현상을 개선시킨다.
본 발명의 일 태양(one aspect)에 따르면, 이들 방법들은 반도체기판 상에 서로 평행한 복수개의 배선패턴들을 형성하는 단계와, 상기 복수개의 배선 패턴들의 상부면 및 측벽은 물론 상기 반도체기판의 표면을 덮는 식각저지막을 형성하는 단계와, 상기 복수개의 배선패턴들 사이의 하부 갭 영역들을 채우는 희생절연막 패턴들을 형성하는 단계를 포함한다. 다음에, 상기 배선패턴들의 상부 측벽들 및 상기 희생절연막 패턴들의 가장자리 영역을 덮는 상부 스페이서들을 형성한다. 상기 상부 스페이서들이 형성된 결과물 전면에 상기 상부 스페이서들 사이의 상부 갭 영역들을 채우는 층간절연막을 형성한다. 상기 상부 스페이서 및 상기 식각저지막을 식각 마스크로 사용하여 상기 층간절연막 및 상기 희생절연막 패턴을 연속적으로 이방성 식각하여 상기 상기 복수개의 배선패턴들 사이의 소정영역을 관통하는 홀을 형성한다. 상기 홀에 의해 노출된 상기 희생절연막 패턴 및 상기 층간절연막을 등방성 식각하여 상기 홀을 확장시킨다. 이때, 상기 상부 스페이서 아래에 상기 상부 스페이서보다 좁은 폭을 갖는 희생절연막 잔여물이 잔존할 수도 있다. 이어서, 상기 확장된 홀의 바닥에 노출된 상기 식각저지막을 제거하여 상기 배선패턴들 사이의 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성한다.
본 발명의 일 실시예에 따르면, 메모리 셀 영역 및 주변회로 영역을 갖는 반도체 기억소자의 자기정렬 콘택 구조체의 형성방법은 반도체기판의 소정영역에 활성영역들을 한정하는 소자분리막을 형성하는 단계와, 상기 메모리 셀 영역의 활성영역들을 가로지르는 복수개의 워드라인 패턴들 및 상기 주변회로 영역의 활성영역을 가로지르는 게이트 패턴을 형성하는 단계를 포함한다. 이어서, 상기 워드라인 패턴들의 표면, 상기 게이트 패턴들의 표면 및 상기 반도체기판의 표면을 덮는 식각저지막을 형성한다. 상기 워드라인 패턴들 사이의 하부 갭 영역들을 채우는 제1 희생절연막 패턴들 및 상기 게이트 패턴의 주변 영역을 덮는 제2 희생절연막 패턴을 형성한다. 상기 워드라인 패턴들의 상부 측벽 및 상기 게이트 패턴의 측벽 상에 각각 제1 상부 스페이서 및 제2 상부 스페이서를 형성한다.
계속해서, 상기 제2 상부 스페이서를 식각 마스크로 사용하여 상기 주변회로 영역 내의 상기 제2 희생절연막 패턴 및 상기 식각저지막을 연속적으로 이방성 식각하여 상기 게이트 패턴의 측벽 상에 스페이서를 형성한다. 상기 스페이서가 형성된 결과물 전면에 층간절연막을 형성한다. 상기 제1 상부 스페이서들을 식각 마스크로 사용하여 상기 메모리 셀 영역 내의 상기 층간절연막 및 상기 제1 희생절연막 패턴을 연속적으로 이방성 식각하여 상기 각 워드라인 패턴들 사이의 소정영역을 관통하는 홀을 형성한다. 상기 홀에 의해 노출된 상기 제1 희생절연막 패턴 및 상기 층간절연막을 등방성 식각하여 상기 홀을 확장시킨다. 상기 제1 희생절연막 패턴 및 상기 층간절연막은 800℃ 이하의 저온에서 형성하는 것이 가능하고 갭 영역을 채우는 특성이 우수한 절연체막, 예컨대 고밀도 플라즈마 산화막으로 형성하는 것이 바람직하다. 상기 확장된 홀의 바닥에 노출된 상기 식각저지막을 제거하여 상기 워드라인 패턴들 사이의 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성한다.
본 발명의 다른 태양(another aspect)에 따르면, 상기 자기정렬 콘택 구조체는 반도체기판 상에 형성된 복수개의 절연된 배선패턴들과, 상기 각 배선패턴들 사이의 소정영역을 관통하고 상기 반도체기판과 전기적으로 접속된 도전성 패드와, 상기 도전성 패드 및 그 양 측의 상기 배선패턴들 사이에 개재된 스페이서를 포함한다. 상기 스페이서의 하부 폭은 그 상부 폭보다 좁다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
먼저, 도 8 내지 도 13, 도 14a 내지 도 17a, 및 도 14b 내지 도 17b를 참조하여 본 발명에 따른 자기정렬 콘택 구조체의 형성방법을 설명하기로 한다. 각 도에 있어서, 참조부호 "A" 및 "B"로 표시한 부분은 각각 디램 셀 영역 및 주변회로 영역을 나타낸다. 또한, 도 8 내지 도 13 그리고 도 14a 내지 도 17a의 메모리 셀 영역(A)은 도 1의 Ⅰ-Ⅰ에 따른 단면도들이고, 도 14b 내지 도 17b은 도 1의 Ⅱ-Ⅱ에 따른 단면도들이다. 여기서, 상기 주변회로 영역(B)은 설명의 편의를 위하여 NMOS 트랜지스터 영역만을 나타낸다.
도 8을 참조하면, P형 실리콘기판과 같은 반도체기판(51)의 소정영역에 활성영역을 한정하는 소자분리막(53)을 형성한다. 상기 소자분리막(53)은 도 1의 활성영역 패턴(1)이 그려진 포토마스크를 사용하여 형성한다. 또한, 상기 소자분리막(53)은 통상의 소자분리 기술, 예컨대 로코스(LOCOS) 기술 또는 트렌치 소자분리 기술을 사용하여 형성한다. 상기 소자분리막(53)이 형성된 결과물 전면에 게이트 절연막(55)을 형성한다. 상기 게이트 절연막(55)은 통상의 열산화공정을 사용하여 형성할 수 있다. 상기 게이트 절연막(55)이 형성된 결과물 전면에 도전막(57) 및 보호막을 차례로 형성한다. 상기 보호막은 캐핑절연막 및 하드마스크막을 차례로 적층시키어 형성하는 것이 바람직하다. 다른 방법으로, 상기 보호막은 캐핑절연막만으로 형성할 수도 있다. 상기 도전막(57)은 폴리실리콘막 또는 금속 폴리사이드막으로 형성한다. 또한, 상기 캐핑절연막은 층간절연막으로 널리 사용되는 실리콘산화막에 대하여 식각 선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하고, 상기 하드 마스크막은 상기 캐핑절연막에 대하여 식각 선택비를 갖는 절연체막, 예컨대 실리콘산화막으로 형성하는 것이 바람직하다.
상기 보호막 상에 도 1의 워드라인 패턴(3)이 그려진 포토마스크를 사용하여 제1 포토레지스트 패턴(63)을 형성한다. 상기 제1 포토레지스트 패턴(63)은 주변회로 영역(B)의 소정영역을 덮는 포토레지스트 패턴을 포함한다. 상기 제1 포토레지스트 패턴(63)을 식각 마스크로 사용하여 상기 보호막을 식각한다. 이에 따라, 상기 도전막(57)의 소정영역 상에 보호막 패턴이 형성된다. 상기 보호막 패턴은 차례로 적층된 캐핑절연막 패턴(59a, 59b) 및 하드마스크 패턴(61a, 61b)을 포함한다. 상기 메모리 셀 영역(A) 내의 보호막 패턴들은 서로 평행하게 형성된다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(63)을 제거한 다음, 상기 하드마스크 패턴들(61a, 61b)을 식각 마스크로 사용하여 상기 도전막(57)을 식각한다. 그 결과, 상기 메모리 셀 영역(A)의 활성영역들을 가로지르는 평행한 워드라인들(59a)이 형성되고, 상기 주변회로 영역(B)의 활성영역을 가로지르는 게이트 전극(59b)이 형성된다. 이때, 상기 워드라인들(59a) 사이의 반도체기판 및 상기 게이트 전극(59b) 주변의 반도체기판 상에 상기 게이트 절연막(55)의 일부가 잔존할 수도 있다. 상기 메모리 셀 영역(A) 내에 차례로 적층된 워드라인(57a), 캐핑절연막 패턴(59a) 및 하드마스크 패턴(61a)은 워드라인 패턴(62a)을 구성한다. 이와 마찬가지로, 상기 주변회로 영역(B) 내에 차례로 적층된 게이트 전극(57b), 캐핑절연막 패턴(59b) 및 하드마스크 패턴(61b)은 게이트 패턴(62b)을 구성한다.
상기 워드라인 패턴들(62a) 및 상기 게이트 패턴(62b)을 이온주입 마스크로 사용하여 상기 활성영역들에 인(Phosphor)과 같은 N형의 불순물 이온을 1×1012내지 1×1014ion atoms/㎠ 정도의 낮은 도우즈로 주입하여 저농도 불순물 영역들(65, 65a, 65b)을 형성한다. 그 결과, 상기 메모리 셀 영역(A) 내의 각 활성영역에는 도 9에 도시된 바와 같이 3개의 저농도 불순물 영역들(65a, 65b)이 형성된다. 여기서, 상기 활성영역의 중심부에 형성된 저농도 불순물 영역(65b)은 한 쌍의 셀 트랜지스터의 공통 드레인 영역에 해당하고, 상기 공통 드레인 영역의 양 옆에 형성된 저농도 불순물 영역들(65a)은 상기 한 쌍의 셀 트랜지스터의 소오스 영역들에 해당한다.
상기 저농도 불순물 영역들(65, 65a, 65b)이 형성된 결과물 전면에 식각저지막(67)을 형성한다. 상기 식각저지막(67)은 상기 캐핑절연막 패턴(59a, 59b)과 동일한 물질막, 즉 실리콘 질화막으로 형성하는 것이 바람직하다. 또한, 상기 식각저지막(67)은 후속공정에서 형성되는 희생절연막을 고밀도 플라즈마 산화막으로 형성하는 경우에 상기 식각저지막(67)이 들뜨는 현상을 억제시키기 위하여 200Å 내지 1000Å의 두께로 형성하는 것이 바람직하다. 상기 식각저지막(67)을 종래기술에 비하여 두껍게 형성할지라도 본 발명에 따른 자기정렬 콘택저항 및 오정렬 여유도는 종래기술에 비하여 개선될 수 있다. 이는 이하에서 설명되는 내용으로부터 알 수 있듯이 워드라인 패턴들(62a) 사이의 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀의 하부 폭이 종래기술의 그것에 비하여 넓기 때문이다. 다른 방법으로, 상기 저농도 불순물 영역들(65, 65a, 65b)을 형성하기 위한 이온주입 공정은 상기 식각저지막(67)을 형성한 후에 실시될 수도 있다.
도 10을 참조하면, 상기 식각저지막(67)이 형성된 결과물 전면에 상기 워드라인 패턴들(62a) 사이의 갭 영역들을 완전히 채우는 희생절연막(69)을 형성한다. 상기 희생절연막(69)은 800℃ 이하의 저온에서 형성하는 것이 가능하고 상기 워드라인 패턴들(62a) 사이의 갭 영역들을 완전히 채우는 것이 가능한 절연체막으로 형성한다. 따라서, 상기 희생절연막(69)은 고밀도 플라즈마 산화막, 플라즈마 TEOS막 또는 언도우프트 산화막(USG) 등으로 형성하는 것이 바람직하다. 가장 바람직하게는, 상기 희생절연막(69)은 고밀도 플라즈마 산화막으로 형성한다. 이에 따라, 상기 저농도 불순물 영역들(65, 65a, 65b)이 추가로 확산되는 것을 방지할 수 있다. 또한, 고밀도 플라즈마 공정은 좁고 깊은 갭 영역을 보이드 없이 완전히 채우는 물질막을 제공한다. 따라서, 상기 희생절연막(69)을 고밀도 플라즈마 산화막으로 형성하는 경우에, 상기 메모리 셀 영역(A) 내에 보이드 없는 희생절연막(void-free sacrificial insulating layer; 69)을 형성하는 것이 가능하다.
도 11을 참조하면, 상기 희생절연막(69)을 전면식각하여 상기 워드라인 패턴들(62a) 사이의 하부 갭 영역들(lower gap regions) 내에 제1 희생절연막 패턴들(69a)을 형성한다. 상기 희생절연막(69)을 전면식각하는 공정은 등방성 식각공정, 예컨대 습식 식각공정을 사용하여 실시하는 것이 바람직하다. 그 결과, 도 11에 도시된 바와 같이, 상기 워드라인 패턴들(62a)의 상부면 및 상부측벽 상의 식각저지막(67)이 노출되고, 상기 주변회로 영역(B)에 게이트 패턴(62b)의 상부면 및 상부측벽 상의 식각저지막(67)을 노출시키는 제2 희생절연막 패턴(69b)이 형성된다. 이때, 상기 희생절연막(67)을 고밀도 플라즈마 산화막으로 형성하는 경우에, 상기 제1 희생절연막 패턴(69a)의 표면은 상기 제2 희생절연막 패턴(69b)의 표면보다 낮을 수 있다. 이는 고밀도 플라즈마 공정을 실시하는 동안 스퍼터링 식각공정 및 증착 공정이 서로 번갈아가면서 반복적으로 실시되기 때문이다. 다시 말해서, 상기 스퍼터링 식각공정이 진행동안 돌출부의 코너부분이 평평한 부분보다 더욱 빨리 식각되기 때문이다. 이에 따라, 패턴밀도가 높은 영역(메모리 셀 영역) 상에 형성되는 고밀도 플라즈마 산화막의 두께는 패턴밀도가 낮은 영역(주변회로 영역) 상에 형성되는 고밀도 플라즈마 산화막의 두께보다 얇다. 다음에, 상기 제1 및 제2 희생절연막 패턴들(69a, 69b)이 형성된 결과물 전면에 콘포말한 스페이서 절연체막(71)을 형성한다. 상기 스페이서 절연체막(71)은 상기 식각저지막(67)과 동일한 물질막, 즉 실리콘 질화막으로 형성하는 것이 바람직하다.
도 12를 참조하면, 상기 스페이서 절연체막(71)을 이방성 식각하여 상기 워드라인 패턴들(62a)의 상부측벽 및 상기 게이트 패턴(62b)의 상부측벽 상에 각각 제1 상부 스페이서들(71a) 및 제2 상부 스페이서(71b)를 형성한다. 다음에, 상기 메모리 셀 영역(A)을 덮는 제2 포토레지스트 패턴(73)을 형성한다.
도 13을 참조하면, 도 12의 제2 포토레지스트 패턴(73)을 식각 마스크로 사용하여 상기 주변회로 영역(B)의 제2 희생절연막 패턴(69b) 및 식각저지막(67)을 연속적으로 이방성 식각하여 게이트 패턴(62b)의 측벽 상에 스페이서(75)를 형성한다. 상기 스페이서(75)는 도 13에 도시된 바와 같이 상기 게이트 패턴(62b) 상에 잔존하는 식각저지 라이너(67a), 상기 식각저지 라이너(67a)의 상부 측벽 상에 형성된 상기 제2 상부 스페이서(71b), 및 상기 식각저지 라이너(67a)의 하부 측벽 상에 잔존하는 제2 희생절연막 잔여물(69b')을 포함한다.
계속해서, 상기 스페이서(75) 및 상기 게이트 패턴(62b)을 이온주입 마스크로 사용하여 상기 주변회로 영역(B)에 비소(Arsenic) 이온과 같은 N형의 불순물 이온을 1×1014내지 1×1016ion atoms/㎠의 높은 도우즈로 주입하여 고농도 불순물 영역들(77)을 형성한다. 이에 따라, 상기 게이트 패턴(62b)의 양 측의 활성영역에엘디디형 소오스/드레인 영역들(78)이 형성된다. 다음에, 상기 제2 포토레지스트 패턴(73)을 제거한다.
상기 제2 포토레지스트 패턴(73)이 제거된 결과물 전면에 층간절연막(79)을 형성한다. 상기 층간절연막(79)은 도 10의 희생절연막(69)과 동일한 물질막으로 형성하는 것이 바람직하다. 이에 따라, 상기 저농도 불순물 영역들(65a, 65b) 및 상기 엘디디형 소오스/드레인 영역(78) 내의 불순물들이 추가로 확산되는 현상을 방지할 수 있다. 상기 층간절연막(79)은 필요에 따라 평탄화되어진다. 한편, 상기 층간절연막(79)의 표면은 도 13에 도시된 바와 같이 메모리 셀 영역(A) 및 주변회로 영역(B) 사이에 글로발 단차(S2)를 가질 수 있다. 좀 더 구체적으로, 상기 메모리 셀 영역(A)의 층간절연막(79)의 표면은 상기 주변회로 영역(B)의 층간절연막(79)의 표면보다 높을 수 있다. 이는, 상기 워드라인 패턴들(62a) 사이의 갭 영역들 내에 상기 제1 희생절연막 패턴(69a)이 잔존하기 때문이다. 본 발명에서는 상기 메모리 셀 영역(A)의 층간절연막(79) 표면이 상기 주변회로 영역(B)의 층간절연막(79) 표면보다 높은 것이 바람직하다.
도 14a 및 도 14b를 참조하면, 상기 층간절연막(79) 상에 도 1의 콘택패턴들(5)이 그려진 포토마스크를 사용하여 제3 포토레지스트 패턴(80)을 형성한다. 이때, 상기 주변회로 영역(B)은 상기 제3 포토레지스트 패턴(80)에 의해 덮여진다. 상기 제3 포토레지스트 패턴(80), 상기 제1 상부 스페이서(71a) 및 상기 식각저지막(67)을 식각 마스크로 사용하여 상기 층간절연막(79)을 이방성 식각하여 상기 워드라인 패턴들(62a) 사이의 소정영역을 관통하는 홀(81)을 형성한다. 이때,상기 식각저지막(67)은 종래기술의 식각저지막(도 3의 27)에 비하여 두꺼우므로 상기 이방성 식각공정을 실시하는 동안 반도체기판 전체에 걸쳐서 식각균일도 및 식각선택비가 불량할지라도 상기 워드라인 패턴들(62a) 사이의 저농도 불순물 영역들(65a, 65b)이 노출되는 것을 방지할 수 있다. 또한, 상기 제3 포토레지스트 패턴(80)이 도 1의 x축 방향을 따라 오정렬될지라도 상기 소자분리막(53)이 노출되는 것을 방지할 수 있다.
계속해서, 상기 홀(81)에 의해 노출된 상기 제1 희생절연막 패턴(69a) 및 상기 층간절연막(79)을 등방성 식각하여 상기 홀(81)을 확장시킨다. 이에 따라, 상기 워드라인 패턴들(62a)의 하부측벽 상에 상기 제1 상부 스페이서(71a)보다 좁은 폭을 갖는 제1 희생절연막 잔여물(69a')이 남겨지거나 상기 워드라인 패턴들(62a)의 하부측벽 상의 상기 식각저지막(67)이 노출된다. 또한, 도 14b에 도시된 바와 같이 도 1의 x축 방향을 따르는 상기 홀(81)의 최종 폭(W2)은 초기의 폭(W1)보다 더 넓어진다. 상기 홀(81)을 확장시키기 위한 등방성 식각공정은 불산(hydrofluoric acid; HF) 또는 완충 산화막 식각용액(buffered oxide etchant; BOE) 등을 사용하여 실시하는 것이 바람직하다.
도 15a 및 도 15b를 참조하면, 도 14a 및 도 14b의 상기 제3 포토레지스트 패턴(80)을 제거한 다음, 상기 홀(81)의 바닥에 노출된 식각저지막(67)을 식각하여 상기 저농도 불순물 영역들(65a, 65b)을 노출시키는 자기정렬된 패드콘택홀들을 형성한다. 이때, 상기 자기정렬된 패드콘택홀들에 의해 상기 소자분리막(53)이 노출될지라도 상기 식각저지막(67)에 대한 식각선택비에 기인하여 상기 노출된 소자분리막(53)이 과도식각되는 것을 방지할 수 있다. 결과적으로, 상기 게이트 패턴들(62a)을 형성하기 위한 사진공정 및 상기 자기정렬된 패드 콘택홀들을 형성하기 위한 사진공정시 오정렬이 발생할지라도, 상기 자기정렬된 패드 콘택홀들에 의해 노출되는 상기 저농도 불순물 영역들(65a, 65b)의 면적을 극대화시키기가 용이하다. 상기 자기정렬된 패드콘택홀들이 형성된 결과물 전면에 우수한 단차도포성을 보이는 도전막(83), 예컨대 도우핑된 폴리실리콘막을 형성한다.
도 16a 및 도 16b를 참조하면, 상기 워드라인 패턴들(62a)의 캐핑절연막 패턴들(59a)이 노출될 때까지 상기 도전막(83) 및 층간절연막(79)을 전면식각하여 상기 자기정렬된 패드콘택홀들 내에 각각 서로 격리된 도전성 패드들(83a, 83b)을 형성한다. 상기 도전막(83) 및 층간절연막(79)을 전면식각하는 공정은 화학기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 이때, 메모리 셀 영역(A) 내에 디슁 현상이 발생하는 것을 방지할 수 있다. 이는, 도 13에서 언급된 바와 같이 메모리 셀 영역(A) 내의 층간절연막(79)의 상부면이 주변회로 영역(B) 내의 층간절연막(79)의 상부면에 비하여 높기 때문이다. 이에 따라, 도전성 패드들(83a, 83b)을 형성한 후에 상기 워드라인들(57a)이 노출되는 것을 방지할 수 있다. 여기서, 상기 공통 드레인 영역(65b)과 전기적으로 접속된 도전성 패드(83b)는 비트라인 패드에 해당하고, 상기 소오스 영역(65a)과 전기적으로 접속된 도전성 패드(83a)는 스토리지 노드 패드에 해당한다.
한편, 상기 도전성 패드들(83a, 83b) 및 상기 워드라인들(57a) 사이의 기생 커패시턴스를 감소시키기 위해서는 상기 제1 상부 스페이서(71a) 하부에 상기 희생절연막 잔여물(69a')을 잔존시키는 것이 바람직하다. 이에 더하여, 상기 도전성 패드들(83a, 83b) 및 상기 워드라인들(57a) 사이의 기생 커패시턴스를 감소시키기 위해서는 도 11에서 상기 제1 희생절연막 패턴(69a)의 상부면이 상기 워드라인(57a) 및 상기 캐핑절연막 패턴(59a) 사이의 계면보다 높은 것이 바람직하다.
도 17a 및 도 17b를 참조하면, 상기 도전성 패드들(83a, 83b)이 형성된 결과물 전면에 제1 상부 층간절연막(85)을 형성한다. 이어서, 도시하지는 않았지만, 상기 제1 상부 층간절연막(85)을 패터닝하여 상기 도전성 패드들(83a, 83b)중 비트라인 패드(83b)를 노출시키는 비트라인 콘택홀을 형성하고, 통상의 방법으로 비트라인을 형성한다. 상기 비트라인이 형성된 결과물 전면에 제2 상부 층간절연막(87)을 형성한다. 상기 제2 상부 층간절연막(87) 및 제1 상부 층간절연막(85)을 연속적으로 패터닝하여 상기 스토리지 노드 패드들(83a)을 노출시키는 스토리지 노드 콘택홀들(89)을 형성한다. 이때, 도 17a 및 도 17b에 도시된 바와 같이, 상기 도전성 패드들(83a, 83b)에 대하여 상기 스토리지 노드 콘택홀들(89)이 오정렬될지라도, 상기 워드라인들(57a) 및 상기 층간절연막(79)이 노출되는 확률을 현저히 감소시킬 수 있다.
다음에, 도 18을 참조하여 본 발명에 따른 자기정렬 콘택 구조체를 설명하기로 한다.
도 18을 참조하면, 반도체기판(51) 상에 복수개의 절연된 배선패턴들(60), 예컨대 복수개의 절연된 워드라인 패턴들이 형성된다. 상기 복수개의 배선패턴들(60)은 서로 평행하게 배열되고, 각각은 차례로 적층된 배선(57a) 및 보호막 패턴(59a)을 포함한다. 상기 배선(57a)은 워드라인과 같은 도전성 패턴에 해당한다. 상기 배선패턴(60) 및 상기 반도체기판(51) 사이에는 게이트 절연막과 같은 절연체막(55)이 개재될 수 있다. 상기 복수개의 배선패턴들(60) 사이의 반도체기판(51)에 불순물 영역들(65a, 65b)이 형성된다. 상기 불순물 영역들(65a, 65b)의 도전형은 상기 반도체기판(51)의 도전형과 반대된다.
상기 배선패턴(60)의 측벽은 스페이서(75)에 의해 덮여진다. 상기 스페이서(75)는 상기 배선패턴(60)의 측벽전체(entire sidewall)를 덮는 식각저지 라이너(67)와, 상기 식각저지 라이너(67)의 상부측벽 상에 형성된 상부 스페이서(71a)를 포함한다. 또한, 상기 스페이서(75)는 상기 식각저지 라이너(67)의 하부측벽을 덮고 상기 상부 스페이서(71a)보다 좁은 폭을 갖는 희생절연막 잔여물(69a')을 더 포함할 수도 있다. 여기서, 상기 희생절연막 잔여물(69a') 및 상기 반도체기판(51) 사이에는 상기 식각저지 라이너(67)의 연장부가 개재된다. 결과적으로, 상기 스페이서(75)의 하부폭은 그 상부폭보다 더 좁다. 이에 따라, 상기 배선패턴들(60) 사이의 반도체기판(51)의 노출되는 면적을 극대화시킬 수 있다.
상기 스페이서(75)에 의해 덮여진 상기 배선패턴들(60) 사이의 소정영역들은 상기 불순물 영역들(65a, 65b)과 전기적으로 접속된 도전성 패드들(83a, 83b)에 의해 채워진다.
상술한 바와 같이 본 발명에 따르면, 저농도 불순물 영역들 및 엘디디형 소오스/드레인 영역을 형성한 후에 희생절연막 및 층간절연막을 저온에서 형성하는것이 가능하다. 이에 따라, 신뢰성 있는 고성능 모스 트랜지스터를 구현하는 것이 가능하다. 또한, 자기정렬된 콘택홀의 폭을 극대화시키는 동안 소자분리막이 노출될지라도, 소자분리막의 가장자리가 리세스되는 것을 방지할 수 있다. 이에 따라, 워드라인 패턴 및 스토리지 노드 콘택홀의 오정렬 여유도를 증가시킬 수 있다. 이에 더하여, 본 발명에 따르면, 활성영역이 노출되는 단계의 횟수를 종래기술에 비하여 1회 감소시킬 수 있다. 이에 따라, 불순물 영역에 가해지는 식각 손상이 감소하므로 접합 누설전류 특성을 개선시킬 수 있다.

Claims (31)

  1. 반도체기판 상에 서로 평행한 복수개의 절연된 배선패턴들을 형성하는 단계;
    상기 복수개의 배선패턴들이 형성된 결과물 전면에 식각저지막을 형성하는 단계;
    상기 복수개의 배선패턴들 사이의 하부 갭 영역(lower gap region) 내에 상기 식각저지막에 의해 둘러싸여진 희생절연막 패턴을 형성하는 단계;
    상기 배선패턴의 상부 측벽(upper sidewall) 및 상기 희생절연막 패턴의 가장자리 영역을 덮는 상부 스페이서를 형성하는 단계;
    상기 상부 스페이서가 형성된 결과물 전면에 층간절연막을 형성하는 단계;
    상기 식각저지막 및 상기 상부 스페이서를 식각 마스크로 사용하여 상기 층간절연막 및 상기 희생절연막 패턴을 식각하여 상기 복수개의 배선패턴들 사이의 소정영역을 관통하는 홀을 형성하는 단계;
    상기 홀에 의해 노출된 적어도 상기 희생절연막 패턴을 등방성 식각하여 상기 홀을 확장시키는 단계; 및
    상기 확장된 홀의 바닥에 노출된 상기 식각저지막을 제거하여 상기 복수개의 배선패턴들 사이의 소정영역을 관통하는 자기정렬 콘택홀을 형성하는 단계를 포함하는 자기정렬 콘택 구조체 형성방법.
  2. 제 1 항에 있어서,
    상기 복수개의 절연된 배선패턴들을 형성하는 단계는
    반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 도전막 및 보호막을 차례로 형성하는 단계; 및
    상기 보호막 및 상기 도전막을 연속적으로 패터닝하여 서로 평행한 복수개의 배선들 및 상기 각 배선들 상에 적층된 복수개의 보호막 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  3. 제 2 항에 있어서,
    상기 보호막은 실리콘 산화막에 대하여 식각선택비를 갖는 캐핑절연막 및 상기 캐핑절연막에 대하여 식각선택비를 갖는 하드 마스크막을 차례로 적층시키어 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  4. 제 1 항에 있어서,
    상기 식각저지막은 상기 캐핑절연막과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  5. 제 1 항에 있어서,
    상기 희생절연막 패턴을 형성하는 단계는
    상기 식각저지막이 형성된 결과물 전면에 상기 복수개의 배선패턴들 사이의 갭 영역을 채우는 희생절연막을 형성하는 단계; 및
    상기 희생절연막을 전면식각하여 상기 복수개의 배선패턴들 사이의 하부 갭 영역 내에 희생절연막 패턴을 형성함과 동시에 상기 복수개의 배선패턴들의 상부면 및 상부측벽 상의 상기 식각저지막을 노출시키는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  6. 제 5 항에 있어서,
    상기 희생절연막은 고밀도 플라즈마 산화막(high density plasma oxide), 언도우프트 산화막(USG) 또는 플라즈마 TEOS막(plasma-enhanced tetra-ethyl-ortho-silicate)으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  7. 제 5 항에 있어서,
    상기 희생절연막을 전면식각하는 단계는 등방성 식각공정을 사용하여 실시하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  8. 제 1 항에 있어서,
    상기 식각저지막을 형성하기 전 또는 후에
    상기 배선패턴들의 양 옆의 반도체기판에 저농도 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  9. 제 1 항에 있어서,
    상기 상부 스페이서들은 상기 식각저지막과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  10. 제 1 항에 있어서,
    상기 층간절연막은 상기 희생절연막 패턴과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  11. 제 1 항에 있어서,
    상기 홀을 형성하는 단계는
    상기 층간절연막 상에 상기 층간절연막의 소정영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴, 상기 식각저지막 및 상기 상부 스페이서를 식각 마스크로 사용하여 상기 층간절연막 및 상기 희생절연막 패턴을 연속적으로 이방성 식각하여 상기 복수개의 배선패턴들 사이의 소정영역을 관통하는 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  12. 제 11 항에 있어서,
    상기 홀을 확장시키는 단계는
    상기 홀에 의해 노출된 상기 희생절연막 패턴 및 상기 층간절연막을 등방성 식각하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  13. 제 1 항에 있어서,
    상기 홀을 확장시키는 단계는 상기 희생절연막 패턴 및 상기 층간절연막을 습식 식각하여 상기 상부 스페이서 아래에 상기 상부 스페이서의 폭보다 좁은 희생절연막 잔여물(sacrificial insulating layer residue)을 남기는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  14. 제 1 항에 있어서,
    상기 자기정렬 콘택홀을 형성하는 단계 후에,
    상기 자기정렬 콘택홀이 형성된 결과물 전면에 상기 자기정렬 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 배선패턴들의 상부면들이 노출될 때까지 상기 도전막 및 상기 층간절연막을 화학기계적 연마 공정을 사용하여 전면식각하여 상기 자기정렬 콘택홀 내에 도전성 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  15. 메모리 셀 영역 및 주변회로 영역을 갖는 반도체 기억소자의 자기정렬 콘택 구조체 형성방법에 있어서,
    반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 메모리 셀 영역의 활성영역을 가로지르고 서로 평행한 복수개의 워드라인 패턴들 및 상기 주변회로 영역의 활성영역을 가로지르는 게이트 패턴을 형성하는 단계;
    상기 워드라인 패턴들 및 상기 게이트 패턴이 형성된 결과물 전면에 식각저지막을 형성하는 단계;
    상기 워드라인 패턴들 사이의 하부 갭 영역을 채우는 제1 희생절연막 패턴 및 상기 게이트 패턴의 주변 영역을 덮는 제2 희생절연막 패턴을 형성하는 단계;
    상기 워드라인 패턴의 상부 측벽 및 상기 게이트 패턴의 상부 측벽 상에 각각 제1 상부 스페이서 및 제2 상부 스페이서를 형성하는 단계;
    상기 제2 상부 스페이서를 식각 마스크로 사용하여 상기 주변회로 영역 내의 상기 제2 희생절연막 패턴 및 상기 식각저지막을 연속적으로 이방성 식각하여 상기 게이트 패턴 측벽 상에 선택적으로 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 결과물 전면에 층간절연막을 형성하는 단계;
    상기 제1 상부 스페이서를 식각 마스크로 사용하여 상기 메모리 셀 영역 내의 상기 층간절연막의 소정영역 및 상기 제1 희생절연막 패턴을 연속적으로 식각하여 상기 워드라인 패턴들 사이의 소정영역을 관통하는 홀을 형성하는 단계;
    상기 홀에 의해 노출된 상기 제1 희생절연막 패턴 및 상기 층간절연막을 등방성 식각하여 상기 홀을 확장시키는 단계; 및
    상기 확장된 홀의 바닥에 노출된 상기 식각저지막을 제거하여 상기 워드라인패턴들 사이의 소정영역을 관통하는 자기정렬 콘택홀을 형성하는 단계를 포함하는 자기정렬 콘택 구조체 형성방법.
  16. 제 15 항에 있어서,
    상기 복수개의 워드라인 패턴들 및 상기 게이트 패턴을 형성하는 단계는
    상기 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 결과물 전면에 도전막 및 보호막을 차례로 형성하는 단계; 및
    상기 보호막 및 상기 도전막을 연속적으로 패터닝하여 상기 메모리 셀 영역의 활성영역을 가로지르는 복수개의 워드라인들 및 상기 주변회로 영역의 활성영역을 가로지르는 게이트 전극을 형성함과 동시에 상기 워드라인 패턴들 및 상기 게이트 전극 상에 적층된 보호막 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  17. 제 16 항에 있어서,
    상기 보호막은 실리콘질화막의 단일 층(a single layer of silicon nitride) 또는 실리콘질화막 및 실리콘산화막의 2중 층(a double layer of silicon nitride and silicon oxide)으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  18. 제 15 항에 있어서,
    상기 식각저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  19. 제 15 항에 있어서,
    상기 제1 희생절연막 패턴 및 상기 제2 희생절연막 패턴을 형성하는 단계는
    상기 식각저지막이 형성된 결과물 전면에 상기 복수개의 워드라인 패턴들 사이의 갭 영역을 채우는 희생절연막을 형성하는 단계; 및
    상기 희생절연막을 전면식각하여 상기 복수개의 워드라인 패턴들 사이의 하부 갭 영역 내에 제1 희생절연막 패턴을 형성함과 동시에 상기 게이트 패턴의 주변에 제2 희생절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  20. 제 19 항에 있어서,
    상기 희생절연막은 고밀도 플라즈마 산화막(HDP oxide), 언도우프트 산화막 또는 플라즈마 TEOS막(plasma-enhanced tetra-ethyl-ortho-silicate)으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  21. 제 15 항에 있어서,
    상기 제1 및 제2 상부 스페이서는 실리콘질화막으로 형성하는 것을 특징으로하는 자기정렬 콘택 구조체 형성방법.
  22. 제 15 항에 있어서,
    상기 층간절연막은 고밀도 플라즈마 산화막(HDP oxide), 언도우프트 산화막 또는 플라즈마 TEOS막(plasma-enhanced tetra-ethyl-ortho-silicate)으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  23. 제 15 항에 있어서,
    상기 홀을 확장시키는 단계는 상기 제1 희생절연막 패턴 및 상기 층간절연막을 습식 식각하여 상기 제1 상부 스페이서 아래에 상기 제1 상부 스페이서의 폭보다 좁은 희생절연막 잔여물(sacrificial insulating layer residue)을 남기는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  24. 제 15 항에 있어서,
    상기 자기정렬 콘택홀을 형성하는 단계 후에,
    상기 자기정렬 콘택홀이 형성된 결과물 전면에 상기 자기정렬 콘택홀을 채우는 도전막을 형성하는 단계; 및
    상기 워드라인 패턴들의 상부면들이 노출될 때까지 상기 도전막 및 상기 층간절연막을 화학기계적 연마 공정을 사용하여 전면식각하여 상기 자기정렬 콘택홀 내에 도전성 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  25. 제 15 항에 있어서,
    상기 식각저지막을 형성하기 전 또는 후에
    상기 배선패턴들의 양 옆의 활성영역 및 상기 게이트 패턴의 양 옆의 활성영역에 저농도 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  26. 제 25 항에 있어서,
    상기 층간절연막을 형성하는 단계 전에
    상기 게이트 패턴의 양 옆의 저농도 불순물 영역에 고농도 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  27. 반도체기판 상에 형성되고, 서로 평행한 복수개의 절연된 배선패턴들;
    상기 각 배선패턴들 사이의 소정영역을 관통하고 상기 반도체기판과 전기적으로 접속된 도전성 패드; 및
    상기 도전성 패드 및 그 양 측의 상기 배선패턴들 사이에 개재된 스페이서를 포함하되, 상기 스페이서의 하부 폭은 그 상부 폭보다 좁은 것을 특징으로 하는 자기정렬 콘택 구조체.
  28. 제 27 항에 있어서,
    상기 배선패턴은 차례로 적층된 배선 및 보호막 패턴을 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체.
  29. 제 27 항에 있어서,
    상기 스페이서는 상기 배선패턴의 측벽 상에 형성된 식각저지 라이너 및 상기 식각저지 라이너의 상부측벽 상에 형성된 상부 스페이서를 포함하는 것을 특징으로 하는 자기정렬 콘택 구조체.
  30. 제 29 항에 있어서,
    상기 식각저지 라이너의 하부측벽 및 상기 도전성 패드 사이에 개재된 희생절연막 잔여물을 더 포함하되, 상기 희생절연막 잔여물은 상기 상부 스페이서보다 좁은 폭을 갖는 것을 특징으로 하는 자기정렬 콘택 구조체.
  31. 제 30 항에 있어서,
    상기 희생절연막 잔여물 및 상기 반도체기판 사이에 상기 식각저지 라이너의 연장부가 개재된 것을 특징으로 하는 자기정렬 콘택 구조체.
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