TW478108B - Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby - Google Patents
Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby Download PDFInfo
- Publication number
- TW478108B TW478108B TW089126547A TW89126547A TW478108B TW 478108 B TW478108 B TW 478108B TW 089126547 A TW089126547 A TW 089126547A TW 89126547 A TW89126547 A TW 89126547A TW 478108 B TW478108 B TW 478108B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- insulating layer
- region
- pair
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000009413 insulation Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000005530 etching Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 125000006850 spacer group Chemical group 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 308
- 239000011229 interlayer Substances 0.000 claims description 47
- 230000002093 peripheral effect Effects 0.000 claims description 39
- 238000002955 isolation Methods 0.000 claims description 23
- 229910052770 Uranium Inorganic materials 0.000 claims description 14
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims description 14
- 230000002079 cooperative effect Effects 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 239000011800 void material Substances 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 32
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 150000002500 ions Chemical group 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- 239000011241 protective layer Substances 0.000 description 8
- -1 region Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004744 fabric Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical class [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Description
478108 A7 B7 7034pif.d〇c/〇° 五、發明說明（(） (請先閱讀背面之注意事項再填寫本頁) 本發明是有關於一種積體電路元件之製造方法以及 其所形成之積體電路元件，且特別是有關於一種具有自動 對準接觸窗之積體電路元件之製造方法以及其所形成之積 體電路元件。 當積體電路元件變得更高度整合且包括更小尺寸 時，內連接間之寬度與間距也減少。自動對準接觸窗技術 已用以增加對準限度’當使用微影以形成接觸洞於內連接 間之既定區域中。 請參照第1圖’ DRAM元件之單元陣列區包括複數 個主動區1，其形成於半導體基底中’且重複排列於X與 Y軸。複數個平行字元線圖樣3交叉於主動區1 ’而有一 個[主動區1'交叉兩個字元線圖樣3。複數個接觸窗圖樣5 係用以定義自動對準^接觸窗洞I ’ i名排於各主動Μ 1 側上。各接觸窗圖樣5包括蝕刻光罩(也就是光阻光 罩），其係用以形成自動對準接觸窗洞。 第2〜3，4Α，4Β與5〜7圖係第1圖之DRAM元件之 痤齊郢皆慧犲查笱員!.消費合阼fi印製 剖面圖，其描敘用以形成自動對準接觸窗結構°在各圖中’ 參考符號”A”與”B”係分別代表記憶體單元區與周邊元件 區。第2〜3，4A與5〜7圖之記憶體單元區A係沿著第1 圖之線I-Ι之剖面圖，且第4B圖是沿著第1圖之線II-II 之剖面圖。爲簡化描敘，單一 NMOS電晶體係繪示於周邊 電路區B。 現參照第2圖，元件隔離層13係形成於半導體基底 11之既定區中，以定義其中之主動區。閘極氧化層15， 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 經濟邹智慧財產局員工消費合作社印製 478108 7034pif.doc/008 A7 ___________ B7 五、發明說明（y ) 導電層17，覆蓋絕緣層19以及硬光罩層21係依序形成於 元件隔離層13所形成之所得結構之整個表面上。覆蓋絕 緣層19以及硬光罩層21 —般係分別由氮化矽（SiN)與二氧 化矽（Si02)所形成。硬光罩層21、覆蓋絕緣層19以及導 電層17係連續圖樣化以形成複數個字元線圖樣23a於主 動區上，以及在記憶體單元區A中元件隔離區13上，也 形成閘極圖樣23b於周邊電路區B中之主動區上。因此， 各字元線圖樣23a包括字元線17a，覆蓋絕緣層圖樣19以 及硬光罩層21。相似地，各閘極圖樣23b包括：閘極電極 17b，覆蓋絕緣層圖樣19以及硬光罩層21。 使用字元線圖樣23a、閘極圖樣23b以及元件隔離層 13當成離子佈植光罩，N型雜質係値入於主動區中以形成 低濃度雜質區24，24a與24b。在記憶體單元區A中，形 成於主動區之中央之低濃度雜質區24b係相關於共同汲極 區。低濃度雜質區24a則相關於源極區。 現參照第3圖，氮化矽（SiN)層係形成於所得結構之 整個表面上，且接著非等向性蝕刻以形成間隔物25於字 元線圖樣23a與閘極圖樣23b之壁側上。使用閘極圖樣 23b、間隔物25以及元件隔離層13當成離子佈植光罩，N 型雜質係値入於周邊電路區B之主動區中，因而在閘極圖 樣23b之相對側形成LDD型源/汲極區26。一般而言，雜 質係使用約1〇15離子原子/cm2之高劑量。 蝕刻終止層27係接著形成於所得結構之整個表面 上。一般而言，蝕刻終止層27係包括絕緣物，如氮化矽 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------綠4|^- (請先閱讀背面之注意事項再填寫本頁) 478108 A7 B7 7034pif.doc/008 五、發明說明（A ) (SiN)。接著，介層絕緣層29係形成於於所得結構之整個 表面上以填滿字兀線圖樣2 3 a間之空隙，如第3圖所示。 一般，介層絕緣層29係用80〇°C或較低溫度形成以避免 MOS電晶體之惡化。特別是，在記憶體單元區a中之低 濃度雜質區24a與24b，以及在周邊電路區b中之源極/汲 極區26可再度擴散以減少電晶體之通導長度，當介層絕 緣層29係由在約850〜950°C之高溫下再回流之BSPG所形 成的。因而，介層絕緣層29 —般係由高濃度電漿(Hdp)氧 化物，其能在800°C或更低溫度下，塡滿在字元線圖樣23a 間之空隙，而不會形成空隙。甚至，較好是，介層絕緣層 29比起蝕刻終止層27，對所給定之蝕刻劑具有更好之抵 抗力。 當介層絕緣層29係由HDP氧化物所形成時，然而， 高濃度電漿裝置之功率一般必需增加以塡滿在字元線圖樣 23a間之空隙區。不幸地，如果蝕刻終止層27之厚度約200 埃或更少，接著，用以高濃度電漿製程之反應氣體將滲入 到蝕刻終止層27。因此，蝕刻終止層27係易於從基底11 浮起。爲壓抑此浮起現象，蝕刻終止層27必需形成有厚 度至少200埃。但如果蝕刻終止層27之厚度增加，接著， 自動對準接觸窗洞之較低寬度，其係如稍後所述般形成， 可能減少。因此，可能難於將蝕刻終止層27之厚度最佳 化。 即使介層絕緣層29係平坦化，整體步階差異S1係 產生於記憶體單元區A與周邊電路區B之間。特別是’ 7 本紙張尺度適用中國國家標準（CNS)A4規格（2川X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
478108 A7 B7 7034pif.doc/008 五、發明說明（沭） 在記憶體單元區A中之介層絕緣層29係低於在周邊電路 區B中之介層絕緣層29。此高濃度電漿製程，其包括交 替式與重複進行之濺鍍蝕刻製程與沉積製程，可能是步階 差異S1之原因。此濺鍍蝕刻製程可能在突出區展現較有 效率蝕刻特性，比起在平坦區。因此，介層絕緣層29可 能在有較高圖樣濃度之記憶體單元區A中被蝕刻成較厚之 厚度，比起在周邊電路區B中。 現請參照第4A與4B圖，其繪示在記憶體單元區A 中之介層絕緣層29之既定區係使用其上有絕緣層圖樣5 之光罩而非等向蝕刻，如第1圖所示。蝕刻終止層27接 著被蝕刻以形成自動對準墊接觸窗洞H1與H2，其露出在 記憶體單元區A中之源極區24a與共同汲極區24b。在蝕 刻此蝕刻終止層27以形成墊接觸窗洞H1與H2後，某些 蝕刻終止層殘餘物27a可能殘留於自動對準墊接觸窗洞H1 與H2之較低側壁上。不幸的，增加蝕刻終止層27之厚度 也可能增加蝕刻終止層殘餘物27a之厚度。這將會減少源 極區24a與共同汲極區24b之露出面積，而減少在字元線 圖樣23A與主動區間之對準限度。 當進行微影製程以定義自動對準墊接觸窗洞H1與H2 時，沿著第1圖所示之X軸也可能發生錯誤對準。在此例 中，如第4B圖所示，源極區24a與相鄰之元件隔離層13 可能被自動對準墊接觸窗洞H1露出。如果介層絕緣層29 係被等向蝕刻以增加源極區24a與共同汲極區24b之露出 面積，接著所露出元件隔離層13之邊緣部份R係下凹以 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478108 7034pif.doc/008 A7 B7 淫齊郎暂慧財4咼員工消費合阼fi印製 五、發明說明（g ) 露出源極區24a之側壁。這可能導致在半導體基底η與 塡滿自動對準墊接觸窗洞之導電塾間之接面漏電流。 現在參照第5圖，導電層31(比如，多晶矽層）係形成 於如第4A圖所得之具有自動對準墊接觸窗洞H1與H2形 成於其中之結構之整體表面上。介於記憶體單元區A之頂 表面與周邊電路區B之頂表面間之整體步階差異si也可 能形成，如第5圖所示。 現參照第6圖，導電層31與介層絕緣層29係被如， 化學機械硏磨（CMP)製程而向下蝕刻至記憶體單元區a之 字元線圖樣23a之頂表面。如第6圖所示，接近於記憶體 單元區A之字元線圖樣23a之頂表面可能比起相鄰於周邊 電路區B之字元線圖樣23a之頂表面較早露出。這是由於 如第圖所示之整體步階差異S1，以及伴隨著CMP製程而 來之下凹現象所造成。 現參照第7圖，用於鈾刻導電層31與介層絕緣層29 以分別在洞H1與H2中形成電性隔離導電墊31a與31b 之CMP製程，可能使得字元線17a露出，如第7圖所示。 接著，上介層絕緣層33係形成於有導電墊31a與31b所 形成之所得結構之表面上。此上介層絕緣層33係接著圖 樣化以形成露出於導電墊3 la外之儲存節點接觸窗洞35 ’ 其係接觸於源極區24a。 如上述般，係焉g選擇桂週終止層27之適當厚度， 因爲如果蝕刻終止層27係太薄，其可能在形成介層絕緣 層29之HDP製程中從基底11浮_，而如果蝕刻終止餍27 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 ---------線 478108 7034pif.doc/008 A7 B7 五、發明說明（L) 係Jif，接著，自動對準墊接觸窗洞H1與H2之較低寬 、〜................... 〜______ (請先閱讀背面之注意事項再填寫本頁) 廣可能被減少。甚至’也難於減少接觸墊電阻與增加主動 區與字元線圖樣23a以及導電墊31a、31b與儲存節點接 觸洞35間之對準限度。 本發明之實施例係包括一種積體電路裝置與其製造 方法，絕緣層係選擇性蝕刻以增加相鄰於半導體區之自動 對準接觸窗面積。比如，一對內連接圖樣係形成於一基底 上，該基底具有沉積於該對內連接圖樣間之一半導體區。 接著，一鈾刻終止層係形成於該對內連接圖樣與該基底 上；接著形成一犧牲絕緣層於該對內連接圖樣上與該基底 上。接著，該犧牲絕緣層係受選擇性蝕刻以露出延伸於該 對內連接圖樣之表面上之部份該飩刻終止層。側壁絕緣間 距物，由不同於該犧牲絕緣餍之材質所組成，係接著形成 於在該對內連接圖樣間之一上空隙區中之該對內連接圖樣 之側壁部份上以及在覆蓋該半導體區之該犧牲絕緣層之一 部份上。使用該側壁絕緣間距物當成一蝕刻光罩，選擇性 鈾刻覆蓋該半導體區之該犧牲絕緣層之該部份以定義該側 壁絕緣間距物下方之凹槽。有利地是’內運接圖樣之對準 限度係增加。 經濟部智慧財產局員工消費合作社印製 根據本發明之另一實施例，所露出之部份蝕刻終止 層係在受蝕刻於，當選擇性蝕刻該犧牲絕緣層以定義該側 壁絕緣間距物下方之凹槽時。一導電墊接著係形成於該對 內連接圖樣間，使得該導電勢接觸§亥半導體區。因爲’由 於定鄰於該側絕緣層下之凹槽’靠近該基底之該整內連接 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 478108 7034pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（勹） 圖樣間之空隙係較寬，自動對準阻抗係增加。 在本發明之特別實施例中，當蝕刻覆蓋該半導體區 之該犧牲絕緣層之該部份以定義該側壁絕緣間距物下方之 凹槽時，係保留該犧牲絕緣層於該側壁絕緣間距物與該基 底間之較低空隙區之該對內連接圖樣之側壁部份上。殘餘 於內連接圖樣之側壁上之犧牲絕緣層係減少，比如，各包 括此種內連接圖樣之字元線與覆蓋絕緣層圖樣間之寄生電 容。根據本發明之另一實施例，該犧牲絕緣層係受蝕刻， 直到其從該對內連接圖樣之側壁部份移除。 根據本發明之另一實施例，該蝕刻終止層與該側壁 絕緣間距係由相同材質所組成，比如氮化矽（SiN)。甚至， 該蝕刻終止層係較好具有約200埃至約1000埃之厚度。 此增加厚度之蝕刻終止層，相比於傳統自動對準接觸窗技 術中所用之蝕刻終止層，可減少在形成犧牲絕緣層時，蝕 刻終止層從基底上浮起之傾向。甚至，當從該低空隙區蝕 刻該犧牲絕緣層時，增加厚度之蝕刻終止層可保護源極區 或汲極區免於損壞。 根據本發明之另一實施例，組成該犧牲絕緣層之材 質係由下列群組：高密度電漿(HDP)氧化物，ρε-TEOS以 及USG中擇一。甚至，形成該犧牲絕緣層之步驟係在溫 度低於約800°C下進行。有利的是，半導體區之再擴散可 減少。 根據本發明之另一實施例，係形成積體電路裝置藉 由形成一隔離層於一基底中以定義一記憶體單元區與一周 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
478108 7034pif .doc/008 ^ _B7_ 五、發明說明（又） (請先閱讀背面之注意事項再填寫本頁) 邊電路區。接著，一對字元線圖樣係形成於該基底之該記 憶體單兀區上，且一閘極圖樣係形成於該周邊電路區中。 接著，一犧牲絕緣層係形成於該對字元線圖樣間，使得介 於該對字元線圖樣間之一空隙係本質上被塡滿。該犧牲絕 緣層係受蝕刻，使得該犧牲絕緣層塡滿相鄰於該基底之該 對字元線圖樣間之一較低空隙區。接著，一介層絕緣層係 形成於該記憶體單元區與該周邊電路區上，使得在該記憶 體單元區中，該介層絕緣層之上表面至該基底表面之間距 係大於在該周邊電路區中，該介層絕緣層之上表面至該基 底表面之間距。在該記憶體單元區與該周邊電路區間之該 介層絕緣層中之步階差異係由塡滿介於該對字元線圖樣間 之低空隙區之犧牲絕緣層所造成。有利的是，此步階差異 係減少用以回蝕刻導電層與介層絕緣層以在字元線圖樣間 產生自動對準導電墊之後續CMP操作中之碟化效應。 經濟部智慧財產局員工消費合作社印製 根據本發明之另一實施例，係從該記憶體單元區蝕 刻該介層絕緣層。此外，係蝕刻該犧牲絕緣層以露出介於 該字元線圖樣間之該基底。接著，係形成一導電層於該記 憶體單元區與該周邊電路區上，使得在該記憶體單元區 中，該導電層之上表面至該基底表面之間距係大於在該周 邊電路區中，該導電層之上表面至該基底表面之間距。 根據本發明之另一實施例，係蝕刻在該記憶體單元 區中之該導電層以及在該周邊電路區中之該導電層與該介 層絕緣層，比如，使用CMP，以在該對字元線圖樣間之該 空隙中形成一導電墊。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478108 A7 B7 7〇34pif.d〇c/〇〇8 五、發明說明（1) 因此，本發明係可用以製造積體電路裝置，其增加 形成於其上之內連接®杨:之對準限度。此外，本發明可用 以製造具有改善後接觸墊阻抗之自動對準接觸窗之積體電 路裝置。雖然本發明係已主要用方法描敘於其上，要了解 本發明可用方法及/或積體電路裝置實施。 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之簡單說明： 第1圖繪示積體電路記憶體元件之單元陣列區之部 份佈局圖； 第2、3、4A、5、6與7圖繪示沿著第1圖之傳統積 體電路記憶體元件之I-Ι線之各製造階段第一剖面圖； 第4B圖繪示沿著第1圖之傳統積體電路記憶體元件 之II-II線之第二剖面圖； 第8〜13，14A，15A、16A與17A圖係沿著根據本發 明之實施例之第1圖之積體電路記憶體元件之I-Ι線之各 製造階段之第一剖面圖； 第14B，15B、16B與17B圖係沿著根據本發明之實 施例之第1圖之積體電路記憶體元件之II-II線之各製造階 段之第二剖面圖；以及 第18圖係描繪根據本發明之實施例之具有自動對準 接觸窗之積體電路記憶體元件。 標號說明： 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公髮） (請先閱讀背面之注意事項再填寫本頁)
經齊部智慧財產局員工消費合作社印製 478108 7 Ο 3 4pi f . doc / 0 0 8 _B7_ 五、發明說明（P ) 1、1’ ：主動區 (請先閱讀背面之注意事項再填寫本頁) 3:字元線圖樣 5:接觸窗圖樣 13 :元件隔離層 11 :半導體基底 15 : _極氧化層 17 :導電層 19 :覆蓋絕緣層 21 :硬光罩層 23a :字元線圖樣 23b :閘極圖樣 17a :字元線 17b :閘極電極 24，24a與24b :低濃度雜質區 25 :間隔物 26 : LDD型源/汲極區 27 :鈾刻終止層 29 :介層絕緣層 H1與H2 :自動對準墊接觸窗洞 經濟邹智慧財產局員工消費合作社印製 27a :蝕刻終止層殘餘物 R :邊緣部份 A:記憶體單元區 B :周邊電路區 31 :導電層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478108 7034pif.d〇c/008 五、發明說明（Π ) si :整體步階差異 31a與31b :電性隔離導電墊 33 :上介層絕緣層 (請先閱讀背面之注意事項再填寫本頁) 35 :儲存節點接觸窗洞 53 :元件隔離層 55 :閘極絕緣層 57 :導電層 63 :第一光阻圖樣 59a與59b :覆蓋絕緣層圖樣 61a與61b :硬光罩圖樣 57a :平行字元線 57b :閘極電極 52a :字元線圖樣 52b :閘極圖樣 62a :字元線圖樣
62b ·聞極圖樣 65，65a與65b :低濃度雜度區 67 :蝕刻終止層 69 :犧牲絕緣層 69a :第一犧牲蝕刻圖樣 69b :第二犧牲絕緣層圖樣 71 :間距絕緣層 71a :第一上間距物 72a : —對字兀線圖樣 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 478108 7034pif.doc/008 ^ _B7 五、發明說明（丨Y) 71b :第二上間距物 73 :第二光阻圖樣 75 :間距物 67b :鈾刻終止線 69b’ ：殘餘物 77 :高濃度雜質區 79 :介層絕緣層 78 : LDD型源/汲區 S2 :整體步階差異 80 :第三光阻圖樣 81 :洞 83 :導電層 83a與83b :導電墊 85 :第一上介層絕緣層 87 :第二上介層絕緣層 89 :儲存節點接觸窗 60 :內連接圖樣 較佳實施例 本發明係容許各種變化與不同形式，其特殊實施例 係由附圖之例子所顯示，將在此將詳細描敘。然而，要了 解，其非使得本發明受限於所揭露之特殊形式，相反地， 本發明係涵蓋由申請專利範圍所定義之本發明精神與範圍 內之所有變化，均等物與替代物。在附圖中，層與區之厚 度係擴大以簡化。相似符號代表在圖之描敘中之相似元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) P—— 訂---------線邊 478108 A7 B7 經濟部智慧財產局員工消費合作社印製 7034pif.d〇c/008 五、發明說明（ο ) 件。甚至，在此所描敘與繪示之各實施例包括其互補導電 型實施例。也要了解，當層或區係稱爲在另一層，區或基 底”上”時，其可直接於另一層、區或基底上，或可有介層 或區存在其間。相反地，層或區係稱爲在另一層、區或基 底之”直接上方”時，不可有介層或區存在其間。 參考第 1，8〜13，14A，14B，15A，15B，ί6Α，16B， 17Α，17Β與18圖，之後將描敘根據本發明之實施例之具 有自動對準接觸窗結構之積體電路元件以及其製造方法。 在各圖中，參考符號”Α”與”Β”分別代表記憶體單元區與周 邊電路區。第8〜13，14Α，15Α，16Α與17Α圖之記憶體 單元區Α係沿著第1圖之線I-Ι之剖面圖，而14Β，15Β， 16B與17B圖之周邊電路區B係沿著第1圖之線II-II之 剖面圖。爲簡化描敘，單一 NMOS電晶體係繪示於周邊電 路區B中。 現參考第8圖，元件隔離層53係形成於如P型矽基 底之半導體基底ίΐ之既定區中，以定義主動區。元件隔 離層53之形成可能使用如第1圖所示之主動區圖樣1之 光罩。此元件隔離層53可能使用傳統隔離技術形成，如 矽之區域氧化（LOCOS)技術，或溝槽隔離技術。其次，閘 極絕緣層55係形成於有元件隔離層53形成之所得結構之 整體表面上。此閘極絕緣層55可用傳統熱氧化製程而形 成。導電層57可由多晶矽或金屬矽化合物所組成。較好 是，此保護層係由依序堆疊覆蓋絕緣層與硬光罩層而形 成。另外，保護層可單獨包括覆蓋絕緣層。此覆蓋絕緣層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
478108 A7 B7 7034pif.doc/008 五、發明說明（N) 、〜 可能包括如矽氮化合物（SiN)之絕緣物’其對給定触刻劑之 蝕刻抵抗力可能低於用於當成介層絕緣層之砂氧化合物 (Si02)。此硬光罩層可能包括絕緣物，如砍氧化合物’其 對給定蝕刻劑之抵抗力係高於覆蓋絕緣® ° 第一光阻圖樣63係使用有如第1圖之字元線圖樣3 繪示於其上之光罩而形成於保護層上。要注意’第一光阻 圖樣63可能包括覆蓋如第8圖所示之周邊電路區B之既 定區之光阻圖樣。將此第一光阻圖樣63當成蝕刻光罩’ 保護層係受鈾刻以形成保護層圖樣於導電層57之既定區 上。如第8圖所示，保護層圖樣包括覆蓋絕緣層圖樣59a 與59b以及硬光罩圖樣61a與61b，其依序彼此堆疊。甚 至，保護層圖樣本質上在記憶體單元區A彼此平行。 現參照第9圖，第一光阻圖樣63係移除，接著，使 用硬光罩圖樣61a與61b當成蝕刻光罩，導電層57係被 蝕刻以形成平行字元線57a，其交叉於周邊電路區B之主 動區。雖然蝕刻導電層57之操作一般係將閘極絕緣層55 從鈾刻後區移除，閘極絕緣層55之部份係殘餘於半導體 基底51上之字元線57a與相鄰閘極電極57b間。字元線 57a，覆蓋絕緣層圖樣59a以及硬光罩圖樣61a，其依序堆 疊於記憶體單元區A，可能共同地包括內連接圖樣或字元 線圖樣52a。相似地，字元線57b，覆蓋絕緣層圖樣59b 以及硬光罩圖樣61b，其依序堆疊於周邊電路區B，可能 共同地包括閘極圖樣52b。 將字元線圖樣62a與閘極圖樣62b當成離子佈値光 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫本頁) 經濟那智慧財產局員工消費合作社印製
478108 7034pif.doc/008 A7 B7 五、發明說明（（Ό 罩’ Ν型雑質’如憐離子’係以約ΐχ 1〇12至lx 1014離子 原子/cm2之劑量佈植至主動區以形成半導體區或低濃度雜 度區65，65a與65b。在記憶體單元區A中，形成於主動 區中央之低濃度雜度區65b相關於一對單元電晶體之共同 汲極區。低濃度雜度區65a相關於此對單元電晶體之各別 源極區。蝕刻終止層67係接著形成於有低濃度雜度區65， 65a與65b形成之所得結構之整個表面。較好是，蝕刻終 止層67與覆蓋絕緣層圖樣59a與59b包括相同材質，如 氮化矽（SiN)。 現在參照第10圖，犧牲絕緣層69係形成於所得結 構之整個表面上以塡滿介於字元線圖樣62a之空隙區。較 好是，犧牲絕緣層69包括具有良好塡滿特徵之絕緣材質， 且在800°C或更低之溫度下形成以避免MOS電晶體之惡 化。因此，犧牲絕緣層69可能包括高濃度電漿(HDP)氧化 --------- ----------一......- 包崖，PETEOS層，或至努化物莖璃(USGX層。當犧 牲絕緣層69係由於約850°C〜950°C之高溫下回流之BSPG 所組成時，低濃度雜度區65，65a與65b可被覆擴散以減 曰之通道長度。因而，此p牲絕緣層69較好由能塡 滿字元線圖樣62a間之窄與深夾隙區而不會有空隙之在 8〇9°C或更低溫下所形成之HDP氧化物所組成。 爲避免在形成犧牲絕緣層69之形成過程中，蝕刻終 止層67從基底51浮起之現象，鈾刻終止層69係較好形 成約埃〜100埃之厚度。雖然蝕刻終止層67可厚於傳 統自動對準接觸窗技術，接觸窗墊阻抗與對準限度將會改 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂i -------線·丨 經齊邹智慧財產局員工消費合作社印製 478108 7034pif .d〇c/008 A7 _____ B7 五、發明說明（（G) 善，如稍後所述般。儘管比起傳統自動對準接觸窗技術， 蝕刻終止層67之厚度增加，用以形成低濃度雜度區65，65a 與65b之離子佈値操作係可在蝕刻終止層67之形成後進 行。 現參照第11圖’犧牲触刻6 9係回餓刻以在子兀線圖 樣62a間之較低空隙間形成第一犧牲蝕刻圖樣69a。較好 是，等向蝕刻製程，比如濕蝕刻製程，係用以回蝕刻犧牲 絕緣層69。此蝕刻操作之結果是，在字元線圖樣62a之頂 表面與上側壁上之蝕刻終止層67係如第11圖所示般露 出。在周邊電路區B中，第二犧牲絕緣層圖樣69b係形成 .使得蝕刻終止層67係露出於閘極圖樣62b之頂表面與上 側壁上。要注意，如果犧牲絕錄層69係由HDP氧化物形 成，接著，第一犧牲絕緣層圖樣69a之頂表面可能低於第 二犧牲絕緣層圖樣69b之頂表面，如第11圖所示。此可 能是由在進行HDP製程時交替與重複進行之濺鍍鈾刻製 程以及沉積製程所造成。濺鍍蝕刻製程可能在突出區展現 出較有率蝕刻特徵，比能在平坦區，如上述般。因此，形 成於高圖樣濃度區（比如在記憶體單元區A中之第一犧牲 絕緣層圖樣69a)上之HDP氧化物層可能薄於形成於低圖 樣濃度區（比如，在周邊電路區B中之第二犧牲絕緣層圖 樣69b)上之HDP氧化物層。 保角間距絕緣層71係接著形成於有第一與第二犧牲 絕緣層圖樣69a與69b形成於其上之所得結構上。較好晏， 間距絕緣層71與蝕刻終止層67包括相同材質，比如氣化 20 請 先 閱 讀 背 意 事 項 再 填 寫 本 頁 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 478108 7〇34pif.doc/008 A7 B7 經濟部智慧財產局員Η消費合作社印製 五、發明說明（η) 矽（SiN)。現參照第12圖，間距絕緣層71可能被非等向蝕 刻以形成第一上間距物71a於一對字元線圖樣72a間之上 空隙區（也就是在字兀線圖樣62a上側壁上）。此外，第二 上間距物71b係形成閘極圖樣62b之上側壁上。第二光阻 圖樣73係接著形成，其覆蓋記憶體單元區A。 現參照第13圖，使用如第12圖所示之第二光阻圖 樣73當成蝕刻光罩，在周邊電路區B中之第二犧牲絕緣 層圖樣69b與蝕刻終止層67係進續且非等向蝕刻以在閘 極圖樣62b之各側壁上形成間距物75。間距物75包括殘 餘於閘極圖樣67b之側壁上之蝕刻終止線67b、形成於蝕 刻終止線67b上之第二上間距物71b、以及第二犧牲絕緣 層69b殘餘於鈾刻線67a之較低側壁上之殘餘物69b’，如 第13圖所示。 使用閘極圖樣62b與間距物75當成離子佈値光罩， N型雜質離子，如砷(As)離子，係佈値入周邊電路區B之 主動無’因而形成局濃度雜質區77於閘極圖樣62b之相 對側壁上。較好是，雜質係用約1χ 1〇14〜lx 1〇16離子原子 /cm2而佈値。形成高濃度雜質區77之後，第二光阻圖樣73 係移除。 在移除第二光阻圖樣73後，介層絶緣層79係形成 於所得結構之整個表面上。介層絕緣層79係較好由與犧 牲絕緣層69之相同材質所形成，如第1〇圖之上述般。此 可能減少在低濃度雜質區65a與65b，以及LDD型源/汲 區78中之雜質額外擴散。 2 1 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -an ϋ I i·— ϋ emme l n mm— 1 n ϋ ·
478108 A7 B7 7034pif .doc/008 五、發明說明） (請先閱讀背面之注意事項再填寫本頁) 介層絕緣層79接著可能被平坦化。優點是，整體步 階差異S2可形會形成於記憶體單元區A與周邊電路區B 之間。也就是，在記憶體單元區A中之從介層絕緣層79 之上表面到基底51間之距離，係大於在周邊電路區b中 之該距離。此步階差異S2係由殘餘於字元線圖樣62a間 之空隙區中之第一犧牲絕緣層圖樣69a所造成。 現參照第14A至14B圖，第三光阻圖樣8〇係利用其 上繪示有如第1圖所示之接觸窗圖樣5之光罩而形成於周 邊電路區B中之介層絕緣層79上。使用第三光阻圖樣80， 第一上間距物71a以及蝕刻終止層67當成蝕刻光罩，介 層絕緣層79以及第一犧牲絕緣層圖樣69係被非等向蝕刻 以形成穿透字元線圖樣62a間之既定區之洞81。有利的 是，蝕刻終止層67可能厚度傳統自動對準接觸窗技術所 用之厚度(也就是第3圖之蝕刻終止層27)。因而可避免低 濃度雜質區65a與65b之露出，即使如果在形成洞81之 非等向蝕刻製程中，蝕刻等向性與選擇性係不佳之情況 下。此外，也可避免元件隔離區53之露出，即使如果第 三光阻圖樣80係未對準於第1圖之X軸。 經濟部智慧財產局員工消費合作社印制衣 第一犧牲絕緣層圖樣69a與介藤 到洞81，係等向性蝕刻以擴大洞81。因此，第一犧牲絕 緣層圖樣69a之殘餘物69a’可能殘餘在字元線圖樣62a間 之低空隙區中之字元線圖樣62a之較低側壁上。另外，第 一犧牲絕緣層圖樣69a可能完全被蝕刻，使得蝕刻終止層 67係露出於在字元線圖樣62a間之低空隙區中之字元線圖 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478108 7〇34pif .doc/008 A7 B7 五、發明說明（) 樣62a之較低側壁上。如第14B圖所示，因爲第一犧牲絕 緣層圖樣殘餘物69a’之寬度係小於第一上間距物71a之寬 度’擴大後洞8 1之最終寬度w 2係大於其始起寬度w 1。 較好是’等向性蝕刻製程係利用HF酸或緩衝氧化蝕刻劑 (BOE)而進行。 現參照第15A與15B圖，顯示於第〗4A與14B圖中 之第三光阻圖樣80係被移除。露出於洞81底部之蝕刻終 止層67係接著被蝕刻以形成露出低濃度雜質區65a與65b 之自動對準墊接觸窗。鈾刻終止線形物67a殘餘在字元線 圖樣62a之側壁上，且插入於犧牲絕緣層圖樣殘餘物69a， 與基底51之間。雖然元件隔離層53可被由自動對準墊接 請 先 閱 讀 背 意 事 項 再 填 寫 本 頁 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 觸窗所露出，如第15B圖所示，露出之元件隔離層53之 過蝕刻將仍然被，比起元件隔離層而言，對蝕刻終止層67 較有飩刻力之鈾刻劑所蝕刻。有利的是，即使如果在用以 形成字元線圖樣62a與自動對準墊接觸窗之微影過程中發 生未對準之情況，被自動對準接觸窗所露出之低濃度雜質 區65a與65b之面積仍然會增加，而超過傳統自動對準接 觸窗技術所提供之面積。因此，接觸窗墊阻抗可能會減少。 回到第15A圖，導電層83係形成於有自動對準墊接觸窗 形成之所得結構之整個表面上。 現參照第16A與16B圖，導電層83與介層絕緣層79 係被回蝕刻直到覆蓋絕緣層圖樣59a與字元線圖樣62a係 露出爲止，因而形成導電墊83a與83b於自動對準墊接觸 窗中。如第16A圖所示，導電墊83a與83b係彼此隔離。 23 訂
本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 478108 A7 B7 7034pif.doc/〇〇8 五、發明說明（#) 應用至導電層83與介層絕緣層79之回蝕刻製程係較 用CMP技術。根據本發明，可能減少在記憶體單^區利 中之碟化效應。這是因爲，從介層絕緣層79之A 基底間之距離，在記憶體單元區A中係大於在周邊電路j B中，如相對於第13圖之討論般。因此，在形成導電塾 與83b後，有可能避免字元線57a之露出。導電塾& 其電性連接至共同汲極區65b，係當成位元線墊，而導_ 墊83a，其電性連接至源極區Ma，係當成儲存節點塾％ 爲減少在導電墊83a，83b與字元線57a間之寄生電 容’較好是當餓刻弟一^犧牲絕緣層圖樣69a時，留下 物69’於第一上間距物71a之下。甚至，爲減少字元線 與覆蓋絕緣層圖樣59a間之寄生電容，第一犧牲絕緣層_ 樣69a較好是覆盍子兀線57a與覆盍絕緣層圖樣59a間之^ 介面。 現參照第ΠΑ與17B圖，第一上介層絕緣層85係形 成於有導電墊83a與83b形成之所得結構之整個表面上。 雖然未形成於第17A圖中，第一上介層絕緣層85可能被 圖樣化以形成露出導電墊83b之位元線接觸窗。位元線可 能利用傳統技術而接著被形成。其次，第二上介層絕緣層 85係形成於有位元線形成之所得結構之整個表面上。第二 與弟一^上介層絕緣層8 7與7 5係接連被圖樣化以形成露出 儲存節救導電墊83a之儲存節點接觸窗89。即使如果儲存 節點接觸窗89係相對於導電墊83a與83b而言爲未對準， 字元線57a與介層絕緣層79之露出機率仍然可能減少， 24 (請先閱讀背面之注意事項再填寫本頁) ------- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478108 7034pif .doc/008 A7 經濟部智慧財產局員工消費合作社印製 B7_ 一五、發明說明（Μ ) 因爲本發明將減少在導電層83與介層絕緣層79之CMP 蝕刻過程中之碟化效應，如上述相對於第16A與16B圖 所討論般。 根據本發明之自動對準接觸窗將之後討論。現參照 第18圖，複數個絕緣內連接圖樣60(比如，複數個絕緣字 元線圖樣）係沉積於半導體基底51上。此複數個絕緣內連 接圖樣60係本質上彼此平行，各內連接圖樣60包括依序 堆疊之內連接線（比如，字元線）57a與保護層（比如覆蓋絕 緣層）圖樣59a。內連接圖樣一般係包括導電圖樣。絕緣層 55可能插入於各內連接圖樣60與半導體基底51間。導電 型態不同於半導體基底51之雜質區65a與65b，係形成於 半導體基底中之複數個內連接圖樣60間。 各內連接圖樣60之側壁係覆蓋有間距物，其包括 蝕刻終止線67a，犧牲絕緣層之殘餘物69a’以及上間距物 71a。蝕刻終止線67a係直接沉積於內連接圖樣60之側壁 上，而犧牲絕緣層之殘餘物69a’以及上間距物71a係分別 沉積於低側壁與高側壁區中之鈾刻終止線67a上。甚至， 蝕刻終止線67a之延伸部份係插入於犧牲絕緣層之殘餘物 69a’與半導體基底間。如第18圖所示，一對內連接圖樣6q 間之空隙係在製近半導體基底51處係較寬，且在遠離_ 導體基底51處係較窄。有利的是，雜質區65a與65b $ 露出面積可能增加，因而改善接觸墊阻抗與對準限度。| 後，內連接圖樣60間之空隙係塡滿導電墊83a與83b，_ 係分別電性連接至雜質區65a與65b。 25 (請先閱讀背面之注意事項再填寫本頁)
β 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 478108 7034pif.doc/008 A7 _____B7 五、發明說明 從上述可得知，根據本發明，高性能MOS電晶體係 藉由形成低濃度雜質區65a與65b以及LDD型源極/汲極 區78於半導體基底51中，以及接著在低溫下形成犧牲絕 緣層69與介層79而實現。此外，藉由使用對蝕刻終止層 67之蝕刻力強於對元件隔離層53與低濃度雜質區65a與 65b之蝕刻劑，靠近低濃度雜質區65a與65b之自動對準 接觸窗之寬度可被擴大，而不會損壞元件隔離層53與雜 質區65a與65b。因此，字元線圖樣62與儲存節點接觸窗 89之對準限度可增加，且接面漏電流特性將獲得改善。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
Claims (1)
- 478108 A8 B8 C8 7034pif .doc/008 J33 六、申請專利範圍 1. 一種形成積體電路裝置之方法，包括下列步驟： (請先閱讀背面之注意事項再填寫本頁) 形成一對內連接圖樣於一基底上，該基底具有沉積 於該對內連接圖樣間之一半導體區； 形成一蝕刻終止層於該對內連接圖樣與該基底；接 著 形成一犧牲絕緣層，其包括該對內連接圖樣上與該 基底上之一第一材質； 選擇性蝕刻該犧牲絕緣層以露出延伸於該對內連接 圖樣之表面上之部份該蝕刻終止層； 形成側壁絕緣間距物，其包括一第二材質，且延伸 於在該對內連接圖樣間之一上空隙區中之該對內連接圖.樣 之側壁部份上以及在覆蓋該半導體區之該犧牲絕緣層之一 部份上；以及 使用該側壁絕緣間距物當成一蝕刻光罩，選擇性蝕 刻覆蓋該半導體區之該犧牲絕緣層之該部份以定義該側壁 絕緣間距物下方之凹槽。 2. 如申請專利範圍第1項所述之方法，更包括下列步驟： 經濟部智慧財產局員工消費合作社印製 從該半導體區之該表面蝕刻由選擇性鈾刻覆蓋該半 導體區之該犧牲絕緣層之該部份以定義該側壁絕緣間距物 下方之凹槽之該步驟所露出之該蝕刻終止層之一部份；以 及 形成一導電墊於該對內連接圖樣間，使得該導電墊 接觸該半導體區。 3. 如申請專利範圍第1項所述之方法，其中選擇性蝕刻 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐1 經濟部智慧財產局員工消費合作社印製 478108 A8 B8 C8 7034pif.doc/008 Qg 六、申請專利範圍 覆蓋該半導體區之該犧牲絕緣層之該部份以定義該側壁絕 緣間距物下方之凹槽之該步驟包括： 選擇性蝕刻覆蓋該半導體區之該犧牲絕緣層之該部 份以定義該側壁絕緣間距物下方之凹槽，然保留該犧牲絕 緣層於該側壁絕緣間距物與該基底間之較低空隙區之該對 內連接圖樣之側壁部份上。 4. 如申請專利範圍第1項所述之方法，其中選擇性蝕刻 覆蓋該半導體區之該犧牲絕緣層之該部份以定義該側壁絕 緣間距物下方之凹槽之該步驟包括： 選擇性蝕刻覆蓋該半導體區之該犧牲絕緣層之該部 份以定義該側壁絕緣間距物下方之凹槽，使得該犧牲絕緣 層係從該側壁絕緣間距物與該基底間之較低空隙區之該對 內連接圖樣之側壁部份移除。 5. 如申請專利範圍第1項所述之方法，其中該蝕刻終止 層具有約200埃至約1000埃之厚度。 6. 如申請專利範圍第1項所述之方法，其中該蝕刻終止 層係包括該第二材質。 7. 如申請專利範圍第1項所述之方法，其中該第二材質 包括氮化矽（SiN)。 8. 如申請專利範圍第1項所述之方法，其中該第一材質 係由下列群組：高密度電漿（HDP)氧化物，PE-TEOS以及 USG中擇一。 9. 如申請專利範圍第1項所述之方法，其中形成該犧牲 絕緣層之該步驟係在溫度低於約800°C下進行。 28 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公^ ) (請先閱讀背面之注意事項再填寫本頁) „1 — — — — — — — I — —— — 1 — — — — — — — — — — — — — — — — — 經濟部智慧財產局員工消費合作社印製 478108 7034pif.doc/008 Dg 六、申請專利fe圍 10. 如申請專利範圍第1項所述之方法，其中選擇性蝕 刻該犧牲絕緣層以露出延伸於該對內連接圖樣之表面上之 部份該蝕刻終止層之該步驟包括= 等向性蝕刻該犧牲絕緣層以露出延伸於該對內連接 圖樣之表面上之部份該蝕刻終止層。 11. 如申請專利範圍第1項所述之方法，其中選擇性蝕 刻覆蓋該半導體區之該犧牲絕緣層之該部份以定義該側壁 絕緣間距物下方之凹槽之該步驟包括： 非等向蝕刻覆蓋該半導體區之該犧牲絕緣層之該部 份以定義該側壁絕緣間距物下方之凹槽。 12. —種形成積體電路裝置之方法，包括下列步驟： 形成一隔離層於一基底中以定義一記憶體單元區與 一周邊電路區； 形成一對字元線圖樣於該基底之該記憶體單元區 上； 形成一閘極圖樣於該周邊電路區中； 形成一犧牲絕緣層於該對字元線圖樣間，使得介於 該對字元線圖樣間之一空隙係本質上被塡滿； 蝕刻該犧牲絕緣層使得該犧牲絕緣層塡滿相鄰於該 基底之該對字元線圖樣間之一較低空隙區；以及 形成一介層絕緣層於該記憶體單元區與該周邊電路 區上，使得在該記憶體單元區中，該介層絕緣層之上表面 至該基底表面之間距係大於在該周邊電路區中，該介層絕 緣層之上表面至該基底表面之間距。 29 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -------------—----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 478108 A8 7034pif.doc/008 j^8 六、申請專利範圍 13. 如申請專利範圍第12項所述之方法，更包括下列步 驟： 從該記憶體單元區蝕刻該介層絕緣層； 蝕刻該犧牲絕緣層以露出介於該字元線圖樣間之該 基底；以及 形成一導電層於該記憶體單元區與該周邊電路區 上，使得在該記憶體單元區中，該導電層之上表面至該基 底表面之間距係大於在該周邊電路區中，該導電層之上表 面至該基底表面之間距。 14. 如申請專利範圍第13項所述之方法，更包括下列步 驟： 倉虫刻在該記憶體單元區中之該導電層以及在該周邊 電路區中之該導電層與該介層絕緣層，以在該對字元線圖 樣間之該空隙中形成一導電墊。 15. 如申請專利範圍第13項所述之方法，其中，鈾刻在 該記憶體單元區中之該導電層以及在該周邊電路區中之該 導電層與該介層絕緣層之該步驟係使用化學機械磨光法 (CMP)而進行。 16. 如申請專利範圍第12項所述之方法，更包括下列步 驟： 形成一間距物絕緣層於該蝕刻後犧牲層與該對字元線 圖樣上，使得該間距物絕緣層沉積於遠離該基底之該對字 元線圖樣間之一空隙區中之該對字元線圖樣之側壁上； 蝕刻該間距物絕緣層以露出介於該對字元線圖樣間 30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -·--------訂---------線. 經濟部智慧財產局員工消費合作社印製 478108 A8 B8 C8 7034pif.doc/008 六、申請專利範圍 之部份該犧牲絕緣層，然保留該間距物絕緣層於該上空隙 區中之該對字元線圖樣之該側壁上；以及 蝕刻該介層絕緣層與該犧牲絕緣層以露出介於該字 元線圖樣間之該基底，然保留該犧牲絕緣層於該較低空隙 區中之該對字元線圖樣之該側壁上，該較低空隙區係較寬 於該上空隙區。 17. —種積體電路裝置，包括： -^'基底·， 一內連接圖樣，具有沉積於該基底之側壁；以及 一組合式絕緣層，其包括沉積於該側壁上之一第一 材質層與一第二材質層，使得該第一材質層係沉積於介於 該第一材質層與該基底間之一上側壁區上，該第二材質層 係沉積於一低側壁區上，該第一材質層係厚於該第二材質 層。 18. 如申請專利範圍第17項所述之積體電路裝置，其中 該基底包括相鄰於該內連接圖樣之一半導體區。 19. 如申請專利範圍第18項所述之積體電路裝置，更包 括： 一導電墊，其在該內連接圖樣側壁上緊鄰該組合式 絕緣層，且相鄰該半導體區。 20. 如申請專利範圍第17項所述之積體電路裝置，其中 該內連接圖樣包括： 一導電層；以及 一覆蓋層，位於該導電層上，且其中該積體電路裝 (請先閱讀背面之注意事項再填寫本頁) n n I I — ϋ n I —^»^1 ϋ I ϋ ϋ n I I ϋ n I I I n ϋ I n n I n I I I I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 478108 A8 B8 ρο 7034pif.doc/008 gg六、申請專利範圍 置更包括： 一聞極絕緣層，插入於該導電層與該基底間。 21. 如申請專利範圍第20項所述之積體電路裝置，其中 該第二材質層覆蓋介於該導電層與該覆蓋層間之一介面。 22. 如申請專利範圍第17項所述之積體電路裝置，其中 該第二材質層包括從下列材質所組成之群組中擇一：HDP 氧化物，PEOTEOS以及USG。 23. 如申請專利範圍第17項所述之積體電路裝置，其中 該第一材質層包括一氮化物（SiN)。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印？衣 I 1 1 n n n I n 一SJ n ϋ n n ϋ I n I n n n n ϋ n ϋ n ϋ n n n ϋ n n ϋ n n n n I - n 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000013702A KR100352909B1 (ko) | 2000-03-17 | 2000-03-17 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW478108B true TW478108B (en) | 2002-03-01 |
Family
ID=19656294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089126547A TW478108B (en) | 2000-03-17 | 2000-12-13 | Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6649490B1 (zh) |
| JP (1) | JP4808319B2 (zh) |
| KR (1) | KR100352909B1 (zh) |
| CN (1) | CN1173396C (zh) |
| DE (1) | DE10107125B4 (zh) |
| GB (1) | GB2366076B (zh) |
| TW (1) | TW478108B (zh) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421048B1 (ko) * | 2001-09-07 | 2004-03-04 | 삼성전자주식회사 | 국부배선층을 갖는 반도체 소자 및 그 제조방법 |
| TW518719B (en) * | 2001-10-26 | 2003-01-21 | Promos Technologies Inc | Manufacturing method of contact plug |
| KR100535024B1 (ko) * | 2002-07-18 | 2005-12-07 | 주식회사 하이닉스반도체 | 반도체 소자의 워드라인 형성 방법 |
| KR100546133B1 (ko) * | 2002-07-19 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| JP4360780B2 (ja) | 2002-07-26 | 2009-11-11 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| KR100557578B1 (ko) * | 2002-12-07 | 2006-03-03 | 주식회사 하이닉스반도체 | 반도체소자의 형성 방법 |
| KR100881837B1 (ko) * | 2002-12-30 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체 소자의 스토리지 노드 컨택 형성 방법 |
| KR100487951B1 (ko) * | 2003-02-11 | 2005-05-06 | 삼성전자주식회사 | 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법 |
| KR100505062B1 (ko) * | 2003-02-22 | 2005-07-29 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| US7056828B2 (en) | 2003-03-31 | 2006-06-06 | Samsung Electronics Co., Ltd | Sidewall spacer structure for self-aligned contact and method for forming the same |
| KR100499161B1 (ko) * | 2003-03-31 | 2005-07-01 | 삼성전자주식회사 | 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 |
| KR100574948B1 (ko) * | 2003-08-23 | 2006-04-28 | 삼성전자주식회사 | 기생 캐패시턴스가 감소된 반도체 메모리 소자 및 그제조방법 |
| JP4627977B2 (ja) | 2003-10-14 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100695484B1 (ko) * | 2004-01-13 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| DE102004019786B3 (de) * | 2004-04-23 | 2005-09-01 | Infineon Technologies Ag | Verfahren zum Herstellen einer ersten Kontaktlochebene eines Speicherbausteins |
| US7462958B2 (en) * | 2004-09-21 | 2008-12-09 | Nikon Corporation | Z actuator with anti-gravity |
| US20060223267A1 (en) * | 2005-03-31 | 2006-10-05 | Stefan Machill | Method of production of charge-trapping memory devices |
| KR100654000B1 (ko) * | 2005-10-31 | 2006-12-06 | 주식회사 하이닉스반도체 | 금속실리사이드막을 갖는 반도체소자의 제조방법 |
| US7687364B2 (en) | 2006-08-07 | 2010-03-30 | Intel Corporation | Low-k isolation spacers for conductive regions |
| KR100880310B1 (ko) * | 2006-09-06 | 2009-01-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7820233B2 (en) * | 2006-09-27 | 2010-10-26 | Unimicron Technology Corp. | Method for fabricating a flip chip substrate structure |
| JP2008226989A (ja) * | 2007-03-09 | 2008-09-25 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| KR20090012834A (ko) | 2007-07-31 | 2009-02-04 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR20120000339A (ko) * | 2010-06-25 | 2012-01-02 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| JP5253460B2 (ja) * | 2010-07-12 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8357571B2 (en) * | 2010-09-10 | 2013-01-22 | Cree, Inc. | Methods of forming semiconductor contacts |
| JP2012204689A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8409956B1 (en) | 2011-10-27 | 2013-04-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices using self-aligned contact formation techniques |
| US8716124B2 (en) * | 2011-11-14 | 2014-05-06 | Advanced Micro Devices | Trench silicide and gate open with local interconnect with replacement gate process |
| US20130146966A1 (en) * | 2011-12-07 | 2013-06-13 | Chia-Yen Ho | Semiconductor structure with enhanced cap and fabrication method thereof |
| US8759920B2 (en) * | 2012-06-01 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
| KR101843442B1 (ko) | 2012-06-21 | 2018-05-14 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| US8946018B2 (en) * | 2012-08-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming memory arrays and semiconductor constructions |
| US10050118B2 (en) * | 2014-05-05 | 2018-08-14 | Globalfoundries Inc. | Semiconductor device configured for avoiding electrical shorting |
| US9496385B2 (en) * | 2014-08-26 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of forming semiconductor device |
| US10840105B2 (en) * | 2015-06-15 | 2020-11-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure with insulating structure and method for manufacturing the same |
| KR102371892B1 (ko) * | 2017-05-25 | 2022-03-08 | 삼성전자주식회사 | 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자 |
| DE102017120886B4 (de) * | 2017-08-01 | 2022-03-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrierter Chip umfassend Gatestrukturen mit Seitenwandspacer und Herstellungsverfahren |
| US10263004B2 (en) | 2017-08-01 | 2019-04-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing |
| US10510696B2 (en) * | 2017-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Pad structure and manufacturing method thereof in semiconductor device |
| CN111710678B (zh) * | 2020-06-19 | 2022-03-04 | 福建省晋华集成电路有限公司 | 半导体存储器件 |
| TWI768699B (zh) * | 2021-02-03 | 2022-06-21 | 力晶積成電子製造股份有限公司 | 修整半導體結構的方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897703A (en) * | 1988-01-29 | 1990-01-30 | Texas Instruments Incorporated | Recessed contact bipolar transistor and method |
| GB2216336A (en) * | 1988-03-30 | 1989-10-04 | Philips Nv | Forming insulating layers on substrates |
| US5017515A (en) * | 1989-10-02 | 1991-05-21 | Texas Instruments Incorporated | Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers |
| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| KR930006128B1 (ko) * | 1991-01-31 | 1993-07-07 | 삼성전자 주식회사 | 반도체장치의 금속 배선 형성방법 |
| US5219793A (en) | 1991-06-03 | 1993-06-15 | Motorola Inc. | Method for forming pitch independent contacts and a semiconductor device having the same |
| DE4232621C1 (de) * | 1992-09-29 | 1994-03-10 | Siemens Ag | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur |
| JPH07142597A (ja) * | 1993-11-12 | 1995-06-02 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5682055A (en) | 1995-06-07 | 1997-10-28 | Sgs-Thomson Microelectronics, Inc. | Method of forming planarized structures in an integrated circuit |
| US5885899A (en) * | 1995-11-14 | 1999-03-23 | International Business Machines Corporation | Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry |
| JP2910653B2 (ja) * | 1996-01-30 | 1999-06-23 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3862035B2 (ja) * | 1996-07-17 | 2006-12-27 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JPH10270555A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4363679B2 (ja) * | 1997-06-27 | 2009-11-11 | 聯華電子股▲ふん▼有限公司 | 半導体装置の製造方法 |
| US6010954A (en) * | 1997-07-11 | 2000-01-04 | Chartered Semiconductor Manufacturing, Ltd. | Cmos gate architecture for integration of salicide process in sub 0.1 . .muM devices |
| KR100276387B1 (ko) * | 1998-01-08 | 2000-12-15 | 윤종용 | 반도체 장치의 자기정렬 콘택 형성 방법 |
| JPH11330046A (ja) * | 1998-05-08 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP2000294773A (ja) * | 1999-04-06 | 2000-10-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| TW514992B (en) | 1999-12-17 | 2002-12-21 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
-
2000
- 2000-03-17 KR KR1020000013702A patent/KR100352909B1/ko active IP Right Grant
- 2000-10-31 US US09/702,597 patent/US6649490B1/en not_active Expired - Lifetime
- 2000-12-13 TW TW089126547A patent/TW478108B/zh not_active IP Right Cessation
-
2001
- 2001-01-15 CN CNB011016760A patent/CN1173396C/zh not_active Expired - Lifetime
- 2001-01-19 GB GB0101467A patent/GB2366076B/en not_active Expired - Lifetime
- 2001-01-22 JP JP2001013795A patent/JP4808319B2/ja not_active Expired - Fee Related
- 2001-02-15 DE DE10107125A patent/DE10107125B4/de not_active Expired - Lifetime
-
2003
- 2003-09-16 US US10/663,968 patent/US6870268B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040058522A1 (en) | 2004-03-25 |
| KR100352909B1 (ko) | 2002-09-16 |
| CN1173396C (zh) | 2004-10-27 |
| JP4808319B2 (ja) | 2011-11-02 |
| DE10107125A1 (de) | 2001-09-27 |
| DE10107125B4 (de) | 2004-02-26 |
| KR20010091723A (ko) | 2001-10-23 |
| US6870268B2 (en) | 2005-03-22 |
| CN1314707A (zh) | 2001-09-26 |
| GB0101467D0 (en) | 2001-03-07 |
| JP2001284452A (ja) | 2001-10-12 |
| GB2366076B (en) | 2002-07-17 |
| GB2366076A (en) | 2002-02-27 |
| US6649490B1 (en) | 2003-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW478108B (en) | Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby | |
| TWI695488B (zh) | 具有整合式高k金屬控制閘之非揮發性分離閘記憶體單元及其製造方法 | |
| US7329953B2 (en) | Structure for reducing leakage currents and high contact resistance for embedded memory and method for making same | |
| JPH09283760A (ja) | 半導体素子の製造方法 | |
| KR970003953A (ko) | 고집적 dram 셀 및 그 제조방법 | |
| TWI305675B (en) | Semiconductor device and fabrication thereof | |
| JP2001196476A (ja) | 半導体装置及びその製造方法 | |
| US8378395B2 (en) | Methods of fabricating field effect transistors having protruded active regions | |
| CN111834301B (zh) | 存储元件的制造方法 | |
| TW388125B (en) | Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas | |
| US7649218B2 (en) | Lateral MOS transistor and method for manufacturing thereof | |
| US20050045968A1 (en) | Semiconductor device with borderless contact structure and method of manufacturing the same | |
| KR20030001827A (ko) | 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 | |
| US20090140332A1 (en) | Semiconductor device and method of fabricating the same | |
| KR100330948B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 | |
| KR100688543B1 (ko) | 리세스 게이트형 반도체 소자 및 그 제조 방법 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JP3233935B2 (ja) | コンデンサ電極とｍｏｓトランジスタのソース／ドレイン領域との間に接触を製造するための方法 | |
| JPH10200096A (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| US6239478B1 (en) | Semiconductor structure for a MOS transistor | |
| JP2002118253A (ja) | 半導体装置およびその製造方法 | |
| JP2000101052A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2003297944A (ja) | 半導体装置及び半導体装置の製造方法 | |
| TW202105659A (zh) | 半導體結構及其製造方法 | |
| CN111435659A (zh) | 存储器结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |