JPH09283760A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH09283760A JP8348077A JP34807796A JPH09283760A JP H09283760 A JPH09283760 A JP H09283760A JP 8348077 A JP8348077 A JP 8348077A JP 34807796 A JP34807796 A JP 34807796A JP H09283760 A JPH09283760 A JP H09283760A
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    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

(57)【要約】 【課題】 ショートチャネル特性を改善し、素子の駆動
電流を増加する。 【解決手段】 第１領域及び第２領域に夫々形成される
ポリシリコンゲート１３ａ，１３ｂ上に、湿式食刻に選
択比の優れた酸化膜及び窒化膜からなる第１絶縁膜１５
及び第２絶縁膜１６を形成した後、第２絶縁膜１６上に
感光膜をコーティングする。そして、側壁スペース１５
ａ，２０の形成箇所の感光膜を除去してから異方性食刻
を施すことで、選択的に側壁スペース１５ａ，２０が形
成される。この際、第２領域において第１絶縁膜１５及
び第２絶縁膜１６から側壁スペース２０を形成するよう
にして、側壁スペース２０の厚さを側壁スペース１５ａ
の厚さより厚くし、ショートチャネル特性を改善する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、ショートチャネル特性を改善し、素
子の駆動電流を増加し得る技術に関するものである。
【０００２】
【従来の技術】一般に、ｐＭＯＳ ＬＤＤ（lightly do
ped drain ）素子においては、ｐ+ の拡散がｎ+ の拡散
よりも甚だしいため、ｐ+ の側面拡散によりｐ- のＬＤ
Ｄ領域が狭められて深い接合が形成され、素子のショー
トチャネル特性が弱化されるという問題点を有してい
た。
【０００３】そこで、このような半導体素子のショート
チャネル特性を改善し、駆動電流を増加させるための半
導体素子の製造方法が論文（VLSIシンポジウム 1991.p.
85-86 ）に提示されていた、即ち、図３に示すように、
半導体基板１上の所定領域にゲート酸化膜２を形成し、
該ゲート酸化膜２上にポリシリコンを蒸着した後、写真
食刻法を施してｎＭＯＳ領域及びｐＭＯＳ領域にゲート
３ａ，３ｂのパターンを夫々形成する。
【０００４】次いで、前記半導体基板１内にｎＭＯＳ領
域及びｐＭＯＳ領域の各ゲート３ａ，３ｂをマスクとし
てイオン注入を行い、ｎ- 及びｐ- のＬＤＤ領域４ａ、
４ｂを夫々形成し、ｎＭＯＳ領域及びｐＭＯＳ領域が形
成された半導体基板１上に絶縁膜を蒸着した後異方性食
刻して、ｎＭＯＳ領域及びｐＭＯＳ領域の各ゲート３
ａ，３ｂの側面に側壁スペース５ａを夫々形成する。
【０００５】そして、ｎＭＯＳ領域のみにイオン注入を
行って半導体基板１内にｎ+ 領域を形成した後、半導体
基板１上に絶縁膜を蒸着してｐＭＯＳ領域のゲート３ｂ
の側壁スペース５ａの側面に、更に側壁スペース５ｂを
形成する。その結果、ｐＭＯＳ領域のゲート３ｂの側壁
スペース（５ａ＋５ｂ）は、ｎＭＯＳ領域のゲート３ａ
の側壁スペース（５ａ）よりも一層厚く形成される。そ
の後、ｐ+ 領域のみにイオン注入を行って半導体基板１
内にｐ+ 領域を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体素子の製造方法を、図４に示すよう
に、セルトランジスタを有したＤＲＡＭ素子製造に適用
する場合、厚い側壁スペースにより隣接したセルトラン
ジスタの側壁が接触して、ｎ+ 領域を形成するためのイ
オン注入を行うことができず、また、自己整合用コンタ
クトホールも形成することができないため、次世代高集
積ＤＲＡＭ素子の製造に適用することが難しいという問
題点があった。
【０００７】そこで本発明は以上のような従来の問題点
に鑑み、ショートチャネル特性を改善し、素子の駆動電
流を増加しつつ、例えば、高集積ＤＲＡＭ素子の製造に
も適用し得る半導体素子の製造方法を提供することを目
的とする。
【０００８】
【課題を解決するための手段】このため、請求項１記載
の発明は、第１領域及び第２領域を有した半導体基板上
にゲート絶縁膜を形成する工程と、該半導体基板上の第
１領域及び第２領域上に第１及び第２ゲート電極を夫々
形成する工程と、前記第１ゲート電極基端部近傍の半導
体基板の第１領域に第１導電形の低濃度不純物領域を形
成する工程と、前記第２ゲート電極基端部近傍の半導体
基板の第２領域に第２導電形の低濃度不純物領域を形成
する工程と、前記第１及び第２ゲート電極が形成された
半導体基板上に第１絶縁膜を形成する工程と、該第１絶
縁膜上に第２絶縁膜を形成する工程と、前記第１領域の
第２絶縁膜を除去する工程と、前記第１領域の第１絶縁
膜を異方性食刻により食刻し、前記第１ゲート電極の側
面に第１側壁スペースを形成する工程と、該第１側壁ス
ペースが形成された第１ゲート電極基端部近傍の半導体
基板の第１領域に第１導電形の高濃度不純物領域を形成
する工程と、前記第２領域の第１絶縁膜及び第２絶縁膜
を異方性食刻により食刻し、前記第２ゲート電極の側面
に第１絶縁膜及び第２絶縁膜からなる第２側壁スペース
を形成する工程と、該第２側壁スペースが形成された第
２ゲート電極基端部近傍の半導体基板の第２領域に第２
導電形の高濃度不純物領域を形成する工程と、を順次行
う半導体素子の製造方法とした。
【０００９】かかる構成によれば、第１及び第２ゲート
電極が形成された半導体基板上に第１絶縁膜及び第２絶
縁膜を形成した後、第１領域においては、第２絶縁膜を
除去し、第１絶縁膜に異方性食刻を施すことで第１側壁
スペースを形成し、一方、第２領域においては、第１絶
縁膜及び第２絶縁膜に異方性食刻を施すことで第２側壁
スペースが形成される。即ち、第１側壁スペースは第１
絶縁膜からなり、第２側壁スペースは第１絶縁膜及び第
２絶縁膜からなるので、第２側壁スペースの厚さが第１
側壁スペースの厚さより厚くなり、半導体素子のショー
トチャネル特性が改善される。
【００１０】請求項２記載の発明は、前記第１絶縁膜は
酸化膜、前記第２絶縁膜は窒化膜によりなる構成とし
た。かかる構成によれば、第１絶縁膜及び第２絶縁膜
は、湿式食刻に選択比の優れた酸化膜及び窒化膜により
構成されるので、第１領域又は第２領域の側壁スペース
の形成が選択的に行い得る。
【００１１】請求項３記載の発明は、前記第１絶縁膜は
窒化膜、前記第２絶縁膜は酸化膜によりなる構成とし
た。かかる構成によれば、第１絶縁膜及び第２絶縁膜
は、湿式食刻に選択比の優れた窒化膜及び酸化膜により
構成されるので、第１領域又は第２領域の側壁スペース
の形成が選択的に行い得る。
【００１２】請求項４記載の発明は、前記第１導電形は
Ｎ形不純物で、第２導電形はＰ形不純物である構成とし
た。かかる構成によれば、Ｎ形不純物により第１導電体
が構成され、Ｐ形不純物により第２導電体が構成される
ので、半導体素子のチャネル特性が効率的に改善され
る。
【００１３】請求項５記載の発明は、前記第１側壁スペ
ースを形成する工程を、前記第１絶縁膜及び第２絶縁膜
を形成した後、該第２絶縁膜上に感光膜を形成する工程
と、前記第１領域の感光膜を除去した後、感光膜をマス
クとして前記第１絶縁膜及び第２絶縁膜を異方性食刻す
る工程と、を含んで構成した。かかる構成によれば、第
１側壁スペースは、第１領域における感光膜を除去した
後、第１絶縁膜及び第２絶縁膜に異方性食刻を施して形
成されるので、感光膜が残っている第２領域は食刻され
ず、食刻処理工程が簡単になる。
【００１４】請求項６記載の発明は、前記第２側壁スペ
ースを形成する工程を、前記第１及び第２領域の第２絶
縁膜上に感光膜を形成する工程と、該第２領域の感光膜
を除去した後、該感光膜をマスクとして第２絶縁膜を異
方性食刻して第２ゲート電極側面の第１絶縁膜上に第２
絶縁膜側壁スペースを形成し、前記感光膜と第２絶縁膜
とをマスクとして前記第１絶縁膜を異方性食刻して第２
ゲート電極の側面と第２絶縁膜側壁スペースとの間に第
１絶縁膜側壁スペースを形成する工程と、を含んで構成
した。
【００１５】かかる構成によれば、第２側壁スペース
は、第２領域における感光膜を除去した後、第２絶縁膜
に異方性食刻を施して第１絶縁膜上に第２絶縁側壁スペ
ースを形成し、さらに、第１絶縁膜に異方性食刻を施し
て第１絶縁膜側壁スペースを形成することで形成される
ので、感光膜が残っている第１領域は食刻されず、食刻
処理工程が簡単になる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明に係る半導体素子の製造方法におい
ては、図１（Ａ）に示すように、半導体基板１１上に酸
化膜のゲート絶縁膜１２を形成し、該ゲート絶縁膜１２
上にポリシリコンを蒸着した後、半導体基板１１上の第
１領域のｎＭＯＳ領域及び第２領域のｐＭＯＳ領域に写
真食刻法を施してポリシリコンゲート１３ａ，１３ｂの
パターンを夫々形成する。次いで、第１領域を区分した
後、イオン注入を行って半導体基板１１内に第１導電形
のｎ- 低濃度不純物領域としてＬＤＤ（Lightly Doped
Drain ）領域１４ａを形成し、同様に、第２領域を区
分した後、イオン注入を行って半導体基板１１内に第２
導電形のｐ- 低濃度不純物領域としてＬＤＤ領域１４ｂ
を形成する。次いで、前記第１領域及び第２領域が形成
された半導体基板１１上に酸化膜の第１絶縁膜１５を化
学気相蒸着法により蒸着し、その後、該第１絶縁膜１５
上に窒化膜の第２絶縁膜１６を化学気相蒸着法により蒸
着する。この場合、酸化膜及び窒化膜を順次蒸着して第
２絶縁膜を形成することもできる。なお、第１絶縁膜１
５を窒化膜、第２絶縁膜を酸化膜としてもよい。
【００１７】次いで、図１（Ｂ）に示すように、前記第
２絶縁膜１６上に感光膜（図示せず）をコーティング
し、前記第１領域を区分し写真食刻法を施して第１領域
をオープンさせた後、前記感光膜をマスクとし異方性食
刻により前記第１領域上の第２絶縁膜１６を除去する。
次いで、図１（Ｃ）に示すように、前記感光膜（図示せ
ず）をマスクとして第１領域上の第１絶縁膜を異方性食
刻し、第１領域のポリシリコンゲート１３ａの側面に第
１側壁スペース１５ａを形成し、イオン注入を行って前
記半導体基板１１内に第１導電形高濃度不純物領域を形
成する。その後、前記第１領域及び第２領域に感光膜
（図示せず）を再びコーティングし、第２領域をオープ
ンさせた後、前記感光膜をマスクとして異方性食刻を施
してポリシリコンゲート１３の側面の第１絶縁膜１５上
に第２絶縁膜側壁スペースを形成し、前記感光膜と第２
絶縁膜１６とをマスクとして第１絶縁膜１５を異方性食
刻し、ポリシリコンゲート１３の側面と第２絶縁膜側壁
スペースとの間に第１絶縁膜側壁スペースを形成する。
その結果、二重構造の絶縁膜側壁スペース２０が形成さ
れる。その後、イオン注入を行って前記半導体基板１１
上に第２導電形高濃度不純物領域を形成する。この場
合、前記側壁スペース２０は酸化膜／窒化膜／酸化膜の
順番に順次蒸着して形成することもできる。
【００１８】即ち、本発明は、ｐＭＯＳに選択的に厚い
側壁スペースを形成するために、ＣＶＤ窒化膜又はＣＶ
Ｄ窒化膜／酸化膜を順次蒸着した後、写真食刻法を追加
して施す。その結果、窒化膜（Ｓｉ3 Ｎ4 ）蒸着工程を
追加するだけで、従来の半導体素子の製造方法を次世代
高集積ＤＲＡＭに適用する時に発生する諸問題点が解決
され、且つ、ｐＭＯＳ素子の特性を改善するために、ｐ
ＭＯＳ素子の側壁スペースの厚さをｎＭＯＳ素子の側壁
スペースの厚さよりも５００〜１０００Å程度厚くする
ことができる。
【００１９】そして、図２は、本発明に係る半導体素子
の製造方法をＤＲＡＭ素子の製造に適用したときのセル
トランジスタの構造を示し、隣接するセルトランジスタ
領域で夫々の側壁スペース１５ａ、２０が離れているた
め、イオン注入及び自己整合コンタクト形成が可能で、
次世代素子の２５６ＭＢのＤＲＡＭ製造工程も可能とな
る。
【００２０】また、湿式食刻に選択比の優れた酸化膜及
び窒化膜層を用いて二重のスペースを形成してｐＭＯＳ
領域のみに残し、ｎＭＯＳ領域の窒化膜は除去した後、
乾式食刻を施してｐＭＯＳ領域のみに選択的に厚いスペ
ースを形成しているので、従来のＤＲＭＡ工程に適用す
る場合であっても、セルトランジスタが相互接触せずに
イオン注入を行い得るという効果がある。
【００２１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、半導体素子のショートチャネル特性を改善
し、素子の駆動電流を増加することができる。従って、
次世代高集積ＤＲＡＭの製造にも適用が可能となる。請
求項２又は請求項３記載の発明によれば、第１領域又は
第２領域の側壁スペースの形成を選択的に行うことがで
きる。
【００２２】請求項４記載の発明によれば、半導体素子
のチャネル特性を効率的に改善することができる。請求
項５又は請求項６記載の発明によれば、食刻処理工程を
簡単にすることができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体素子の製造方法を示し、
（Ａ）は第１絶縁膜及び第２絶縁膜の形成までの工程
図、（Ｂ）は第１領域の第２絶縁膜の除去までの工程
図、（Ｃ）は側壁スペースの形成完了までの工程図であ
る。
【図２】 本発明に係る半導体素子の製造方法をＤＲＡ
Ｍ素子の製造方法に適用した状態を示した図である。
【図３】 従来の半導体素子の製造方法を示した工程図
である。
【図４】 従来の半導体素子の製造方法をＤＲＡＭ素子
の製造方法に適用した状態を示した図である。
【符号の説明】
１１ 半導体基板 １２ ゲート絶縁膜 １３ａ，１３ｂ ポリシリコンゲート １４ａ、１４ｂ 低濃度不純物領域 １５ 第１絶縁膜 １５ａ 第１側壁スペース １６ 第２絶縁膜 ２０ 第２側壁スペース
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１領域及び第２領域を有した半導体基板
    （１１）上にゲート絶縁膜（１２）を形成する工程と、 該半導体基板（１１）上の第１領域及び第２領域上に第
    １及び第２ゲート電極（１３ａ、１３ｂ）を夫々形成す
    る工程と、 前記第１ゲート電極（１３ａ）基端部近傍の半導体基板
    の第１領域に第１導電形の低濃度不純物領域を形成する
    工程と、 前記第２ゲート電極（１３ｂ）基端部近傍の半導体基板
    の第２領域に第２導電形の低濃度不純物領域を形成する
    工程と、 前記第１及び第２ゲート電極（１３ａ、１３ｂ）が形成
    された半導体基板（１１）上に第１絶縁膜（１５）を形
    成する工程と、 該第１絶縁膜（１５）上に第２絶縁膜（１６）を形成す
    る工程と、 前記第１領域の第２絶縁膜（１６）を除去する工程と、 前記第１領域の第１絶縁膜（１５）を異方性食刻により
    食刻し、前記第１ゲート電極（１３ａ）の側面に第１側
    壁スペース（１５ａ）を形成する工程と、 該第１側壁スペース（１５ａ）が形成された第１ゲート
    電極（１３ａ）基端部近傍の半導体基板の第１領域に第
    １導電形の高濃度不純物領域（１４ａ）を形成する工程
    と、 前記第２領域の第１絶縁膜（１５）及び第２絶縁膜（１
    ６）を異方性食刻により食刻し、前記第２ゲート電極
    （１３ｂ）の側面に第１絶縁膜（１５）及び第２絶縁膜
    （１６）からなる第２側壁スペース（２０）を形成する
    工程と、 該第２側壁スペース（２０）が形成された第２ゲート電
    極（１３ｂ）基端部近傍の半導体基板の第２領域に第２
    導電形の高濃度不純物領域（１４ｂ）を形成する工程
    と、 を順次行うことを特徴とする半導体素子の製造方法。
  2. 【請求項２】前記第１絶縁膜（１５）は酸化膜、前記第
    ２絶縁膜（１６）は窒化膜によりなることを特徴とする
    請求項１記載の半導体素子の製造方法。
  3. 【請求項３】前記第１絶縁膜（１５）は窒化膜、前記第
    ２絶縁膜（１６）は酸化膜によりなることを特徴とする
    請求項１記載の半導体素子の製造方法。
  4. 【請求項４】前記第１導電形はＮ形不純物で、第２導電
    形はＰ形不純物であることを特徴とする請求項１〜３の
    いずれか１つに記載の半導体素子の製造方法。
  5. 【請求項５】前記第１側壁スペース（１５ａ）を形成す
    る工程は、前記第１絶縁膜（１５）及び第２絶縁膜（１
    ６）を形成した後、該第２絶縁膜（１６）上に感光膜を
    形成する工程と、前記第１領域の感光膜を除去した後、
    感光膜をマスクとして前記第１絶縁膜（１５）及び第２
    絶縁膜（１６）を異方性食刻する工程と、を含んで構成
    されることを特徴とする請求項１〜４のいずれか１つに
    記載の半導体素子の製造方法。
  6. 【請求項６】前記第２側壁スペース（２０）を形成する
    工程は、前記第１及び第２領域の第２絶縁膜（１６）上
    に感光膜を形成する工程と、該第２領域の感光膜を除去
    した後、該感光膜をマスクとして第２絶縁膜（１６）を
    異方性食刻して第２ゲート電極（１３ｂ）側面の第１絶
    縁膜（１５）上に第２絶縁膜側壁スペースを形成し、前
    記感光膜と第２絶縁膜（１６）とをマスクとして前記第
    １絶縁膜（１５）を異方性食刻して第２ゲート電極（１
    ３ｂ）の側面と第２絶縁膜側壁スペースとの間に第１絶
    縁膜側壁スペースを形成する工程と、を含んで構成され
    ることを特徴とする請求項１〜５のいずれか１つに記載
    の半導体素子の製造方法。
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