JPH05110003A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH05110003A JPH05110003A JP3267414A JP26741491A JPH05110003A JP H05110003 A JPH05110003 A JP H05110003A JP 3267414 A JP3267414 A JP 3267414A JP 26741491 A JP26741491 A JP 26741491A JP H05110003 A JPH05110003 A JP H05110003A
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Abstract
(57)【要約】
【目的】ＣＭＯＳにおいて、ｎ型とｐ型のＭＯＳトラン
ジスタそれぞれが最適なトランジスタ構造とする。 【構成】シリコン基板１上にｎ型及びｐ型ＭＯＳトラン
ジスタのゲート電極５ａ，５ｂを有する半導体装置にお
いて、ｎ及びｐチャンネル領域にｎ+ 及びｐ- 拡散層を
形成し、異方性の反応性エッチングによりゲート電極５
ａ，５ｂ側面に第１の酸化膜からなる側壁９ａを形成し
ｎチャンネル領域にイオン注入する。さらに、ゲート電
極５ｂ側面の第１の側壁９ａの外側に第２の酸化膜から
なる側壁９ｂを形成しｐチャンネル領域にイオン注入す
る。その後、熱処理によりｎ型及びｐ型ＭＯＳトランジ
スタのソース及びドレイン領域、すなわちｎ+ 拡散層１
０及びｐ+ 拡散層１１を形成する。
ジスタそれぞれが最適なトランジスタ構造とする。 【構成】シリコン基板１上にｎ型及びｐ型ＭＯＳトラン
ジスタのゲート電極５ａ，５ｂを有する半導体装置にお
いて、ｎ及びｐチャンネル領域にｎ+ 及びｐ- 拡散層を
形成し、異方性の反応性エッチングによりゲート電極５
ａ，５ｂ側面に第１の酸化膜からなる側壁９ａを形成し
ｎチャンネル領域にイオン注入する。さらに、ゲート電
極５ｂ側面の第１の側壁９ａの外側に第２の酸化膜から
なる側壁９ｂを形成しｐチャンネル領域にイオン注入す
る。その後、熱処理によりｎ型及びｐ型ＭＯＳトランジ
スタのソース及びドレイン領域、すなわちｎ+ 拡散層１
０及びｐ+ 拡散層１１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置およ
びその製造方法にかかり、とくにｎチャンネルおよびｐ
チャンネルの両絶縁ゲート型電界効果トランジスタ（以
下、前者をｎ型ＭＯＳトランジスタ、後者をｐ型ＭＯＳ
トランジスタ、と略す）側面に側壁を有する半導体集積
回路装置とその製造方法に関するものである。
びその製造方法にかかり、とくにｎチャンネルおよびｐ
チャンネルの両絶縁ゲート型電界効果トランジスタ（以
下、前者をｎ型ＭＯＳトランジスタ、後者をｐ型ＭＯＳ
トランジスタ、と略す）側面に側壁を有する半導体集積
回路装置とその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置の高集積化お
よび高速化に伴い素子寸法がますます微細化される傾向
にある。そこで、ｎ型およびｐ型の両ＭＯＳトランジス
タを有する半導体集積回路装置において、ホットキャリ
ア発生によるＭＯＳトランジスタの特性劣化が問題とな
っている。そのため、ドレイン付近の電界を緩和するＬ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造（以下、Ｌ
ＤＤ構造と略す）が用いられるようになってきている。
このＬＤＤ構造は、ゲート電極側面に側壁を設けること
により、ソースおよびドレイン領域に対して、不純物濃
度の低い領域を自己整合的に形成し、実効チャンネル長
を大きくしている。
よび高速化に伴い素子寸法がますます微細化される傾向
にある。そこで、ｎ型およびｐ型の両ＭＯＳトランジス
タを有する半導体集積回路装置において、ホットキャリ
ア発生によるＭＯＳトランジスタの特性劣化が問題とな
っている。そのため、ドレイン付近の電界を緩和するＬ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造（以下、Ｌ
ＤＤ構造と略す）が用いられるようになってきている。
このＬＤＤ構造は、ゲート電極側面に側壁を設けること
により、ソースおよびドレイン領域に対して、不純物濃
度の低い領域を自己整合的に形成し、実効チャンネル長
を大きくしている。
【０００３】図３の（Ａ）〜（Ｃ）でＬＤＤ構造を有す
る従来の半導体装置とその製造方法を工程順に説明す
る。例えば、ｐ型シリコン基板１にｎウェル２と素子絶
縁分離するための例えば膜厚６００ｎｍの酸化膜３を選
択的に形成した後、例えば膜厚１５ｎｍのゲート酸化膜
４を設け、上に例えば多結晶シリコンからなる膜厚４０
０ｎｍのゲート電極５を形成する［図３（Ｂ）］。次
に、ｎウェル２が形成されていないｎチャンネル領域に
対して選択的に、例えばリンをドーズ量５×１０13ｃｍ
-2でイオン注入してｎ- 拡散層６を形成し、ｎウェル２
のｐチャンネル領域に対して選択的に、例えばボロンを
ドーズ量３×１０13ｃｍ-2でイオン注入してｐ- 拡散層
７を形成する。次に、シリコン基板１上に化学気相堆積
法（以下、ＣＶＤ法と略す）により、例えば膜厚２００
ｎｍの二酸化シリコンからなる酸化膜８を堆積し、この
酸化膜８に対して、例えばＣＨＦ3 ガスによる異方性を
もつ反応正イオンエッチングを施すことにより、ゲート
電極５の側面に、酸化膜からなる側壁９を形成する［図
３（ｃ）］。次にｎチャンネル領域に対して選択的に、
例えばヒ素をドーズ量５×１０15ｃｍ-2でイオン注入
し、ｐチャンネル領域に対しても選択的に、例えば弗化
ボロンをドーズ量５×１０15ｃｍ-2でイオン注入し、窒
素雰囲気中で例えば９００℃の熱処理を１０分施すこと
により、自己整合的にそれぞれのソースおよびドレイン
領域すなわち、ｎ+ 拡散層１０とｐ+ 拡散層１１を形成
する［図３（Ａ）］。その後、例えば二酸化シリコンか
らなる層間絶縁膜を全面に堆積させ、コンタクト開孔
後、例えばアルミニウム合金からなる配線層を形成する
ことによりｎ型およびｐ型ＭＯＳトランジスタが完成す
る。
る従来の半導体装置とその製造方法を工程順に説明す
る。例えば、ｐ型シリコン基板１にｎウェル２と素子絶
縁分離するための例えば膜厚６００ｎｍの酸化膜３を選
択的に形成した後、例えば膜厚１５ｎｍのゲート酸化膜
４を設け、上に例えば多結晶シリコンからなる膜厚４０
０ｎｍのゲート電極５を形成する［図３（Ｂ）］。次
に、ｎウェル２が形成されていないｎチャンネル領域に
対して選択的に、例えばリンをドーズ量５×１０13ｃｍ
-2でイオン注入してｎ- 拡散層６を形成し、ｎウェル２
のｐチャンネル領域に対して選択的に、例えばボロンを
ドーズ量３×１０13ｃｍ-2でイオン注入してｐ- 拡散層
７を形成する。次に、シリコン基板１上に化学気相堆積
法（以下、ＣＶＤ法と略す）により、例えば膜厚２００
ｎｍの二酸化シリコンからなる酸化膜８を堆積し、この
酸化膜８に対して、例えばＣＨＦ3 ガスによる異方性を
もつ反応正イオンエッチングを施すことにより、ゲート
電極５の側面に、酸化膜からなる側壁９を形成する［図
３（ｃ）］。次にｎチャンネル領域に対して選択的に、
例えばヒ素をドーズ量５×１０15ｃｍ-2でイオン注入
し、ｐチャンネル領域に対しても選択的に、例えば弗化
ボロンをドーズ量５×１０15ｃｍ-2でイオン注入し、窒
素雰囲気中で例えば９００℃の熱処理を１０分施すこと
により、自己整合的にそれぞれのソースおよびドレイン
領域すなわち、ｎ+ 拡散層１０とｐ+ 拡散層１１を形成
する［図３（Ａ）］。その後、例えば二酸化シリコンか
らなる層間絶縁膜を全面に堆積させ、コンタクト開孔
後、例えばアルミニウム合金からなる配線層を形成する
ことによりｎ型およびｐ型ＭＯＳトランジスタが完成す
る。
【０００４】以上より従来のＬＤＤ構造においては、側
壁９により実効チャンネル長を大きくすることができ
る。
壁９により実効チャンネル長を大きくすることができ
る。
【０００５】
【発明が解決しようとする課題】しかし、従来のＬＤＤ
構造を有する半導体装置とその製造方法では、ゲート電
極５の側面に形成した側壁幅１２（側壁の厚みを示す）
がｎ型およびｐ型ＭＯＳトランジスタのそれぞれのチャ
ンネルに対して同じ幅となっているため、必ずしもそれ
ぞれのチャンネルに対して最適な側壁幅となっていな
い。ｐ型ＭＯＳトランジスタにおいては、ｐチャンネル
にイオン注入されるボロンの拡散係数がｎ型ＭＯＳトラ
ンジスタのｎチャンネルにイオン注入されるリンやヒ素
の拡散係数に比べ大きいため、イオン注入後の熱処理に
より、ｐ+ 拡散層が広がりショートチャンネル効果が顕
著になる。すなわち実効チャンネル長が減少する。よっ
てｐ型ＭＯＳトランジスタの側壁幅は、ある程度大きく
する必要がある。一方、ｎ型ＭＯＳトランジスタにおい
ては、側壁幅が大きいとｎ- 拡散層が長くなり、ソース
およびドレインへの直列抵抗増加を生じる。したがっ
て、ｎ型およびｐ型ＭＯＳトランジスタの側壁幅が共通
であるため、それぞれのトランジスタにおいて、構造の
最適化が図られておらず、特に性能および信頼性上の問
題を生じている。
構造を有する半導体装置とその製造方法では、ゲート電
極５の側面に形成した側壁幅１２（側壁の厚みを示す）
がｎ型およびｐ型ＭＯＳトランジスタのそれぞれのチャ
ンネルに対して同じ幅となっているため、必ずしもそれ
ぞれのチャンネルに対して最適な側壁幅となっていな
い。ｐ型ＭＯＳトランジスタにおいては、ｐチャンネル
にイオン注入されるボロンの拡散係数がｎ型ＭＯＳトラ
ンジスタのｎチャンネルにイオン注入されるリンやヒ素
の拡散係数に比べ大きいため、イオン注入後の熱処理に
より、ｐ+ 拡散層が広がりショートチャンネル効果が顕
著になる。すなわち実効チャンネル長が減少する。よっ
てｐ型ＭＯＳトランジスタの側壁幅は、ある程度大きく
する必要がある。一方、ｎ型ＭＯＳトランジスタにおい
ては、側壁幅が大きいとｎ- 拡散層が長くなり、ソース
およびドレインへの直列抵抗増加を生じる。したがっ
て、ｎ型およびｐ型ＭＯＳトランジスタの側壁幅が共通
であるため、それぞれのトランジスタにおいて、構造の
最適化が図られておらず、特に性能および信頼性上の問
題を生じている。
【０００６】
【課題を解決するための手段】本発明の手段は下記のと
おりである。
おりである。
【０００７】（１）半導体基板上にｎ型およびｐ型の両
ＭＯＳトランジスタを有する半導体集積回路装置におい
て、前記ｎ型およびｐ型ＭＯＳトランジスタがゲート電
極幅に応じてそれぞれが幅の異なる絶縁膜から構成され
た側壁を形成する。
ＭＯＳトランジスタを有する半導体集積回路装置におい
て、前記ｎ型およびｐ型ＭＯＳトランジスタがゲート電
極幅に応じてそれぞれが幅の異なる絶縁膜から構成され
た側壁を形成する。
【０００８】（２）前記ｎ型およびｐ型ＭＯＳトランジ
スタのゲート電極側面に第１の絶縁膜から構成される第
１の側壁を形成し、次に前記ｐ型ＭＯＳトランジスタの
ゲート電極側面に設けた前記第１の側壁の外側に対し
て、第２の絶縁膜から構成される第２の側壁を形成す
る。
スタのゲート電極側面に第１の絶縁膜から構成される第
１の側壁を形成し、次に前記ｐ型ＭＯＳトランジスタの
ゲート電極側面に設けた前記第１の側壁の外側に対し
て、第２の絶縁膜から構成される第２の側壁を形成す
る。
【０００９】（３）半導体基板上にｎ型およびｐ型の両
ＭＯＳトランジスタのＢｉｐトランジスタとを兼ね備え
た半導体集積回路装置において、前記ｎ型およびｐ型Ｍ
ＯＳトランジスタのゲート電極側面に第１の絶縁膜から
構成される第１の側壁を形成し、次に第２の絶縁膜を前
記半導体基板全面に設け、前記Ｐ型ＭＯＳトランジスタ
のゲート電極側面に第２の側壁と、Ｂｉｐトランジスタ
のエミッタおよびベース領域を表出する開孔部とを同時
に形成する。
ＭＯＳトランジスタのＢｉｐトランジスタとを兼ね備え
た半導体集積回路装置において、前記ｎ型およびｐ型Ｍ
ＯＳトランジスタのゲート電極側面に第１の絶縁膜から
構成される第１の側壁を形成し、次に第２の絶縁膜を前
記半導体基板全面に設け、前記Ｐ型ＭＯＳトランジスタ
のゲート電極側面に第２の側壁と、Ｂｉｐトランジスタ
のエミッタおよびベース領域を表出する開孔部とを同時
に形成する。
【００１０】
【実施例】本発明の実施例を、図面を用いて説明する。
【００１１】図１の（Ａ）〜（Ｃ）により第１の実施例
としてｎ型およびｐ型ＭＯＳトランジスタを有する半導
体装置とその製造方法を工程順に説明する。
としてｎ型およびｐ型ＭＯＳトランジスタを有する半導
体装置とその製造方法を工程順に説明する。
【００１２】例えば、Ｐ型シリコン基板１上に、選択的
にｎウェル２と素子絶縁分離するための例えば膜厚６０
０ｎｍの酸化膜３を形成した後、例えば膜厚１５ｎｍの
ゲート酸化膜４を形成し、その上に多結晶シリコンから
なる膜厚４００ｎｍのｎ型およびｐ型ＭＯＳトランジス
タのゲート電極５ａ，５ｂを形成する。次に、ｎチャン
ネル領域に対して選択的に例えばリンをドーズ量５×１
０13ｃｍ-2でイオン注入してｎ- 拡散層６を形成し、ｐ
チャンネル領域に対して選択的に例えばボロンをドーズ
量３×１０13ｃｍ-2でイオン注入してｐ- 拡散層７を形
成する。以上まで、従来と同様の製造方法で設ける。次
にシリコン基板１全面にＣＶＤ法により、例えば膜厚２
００ｎｍの二酸化シリコンからなる第１の酸化膜８ａを
堆積し、この酸化膜８ａに対して例えばＣＨＦ3 ガスに
よる異方性をもつ反応性イオンエッチングを施すことに
より、ゲート電極５ａ，５ｂの側面に、幅２００ｎｍ程
度の第１の側壁９ａを形成する［図１（Ｂ）］。
にｎウェル２と素子絶縁分離するための例えば膜厚６０
０ｎｍの酸化膜３を形成した後、例えば膜厚１５ｎｍの
ゲート酸化膜４を形成し、その上に多結晶シリコンから
なる膜厚４００ｎｍのｎ型およびｐ型ＭＯＳトランジス
タのゲート電極５ａ，５ｂを形成する。次に、ｎチャン
ネル領域に対して選択的に例えばリンをドーズ量５×１
０13ｃｍ-2でイオン注入してｎ- 拡散層６を形成し、ｐ
チャンネル領域に対して選択的に例えばボロンをドーズ
量３×１０13ｃｍ-2でイオン注入してｐ- 拡散層７を形
成する。以上まで、従来と同様の製造方法で設ける。次
にシリコン基板１全面にＣＶＤ法により、例えば膜厚２
００ｎｍの二酸化シリコンからなる第１の酸化膜８ａを
堆積し、この酸化膜８ａに対して例えばＣＨＦ3 ガスに
よる異方性をもつ反応性イオンエッチングを施すことに
より、ゲート電極５ａ，５ｂの側面に、幅２００ｎｍ程
度の第１の側壁９ａを形成する［図１（Ｂ）］。
【００１３】次にｎチャンネル領域に対して、選択的に
ゲート電極５ａと第１の側壁９ａとを自己整合的なイオ
ン注入のマスクとして、例えばヒ素をドーズ量５×１０
15ｃｍ-2でイオン注入する。
ゲート電極５ａと第１の側壁９ａとを自己整合的なイオ
ン注入のマスクとして、例えばヒ素をドーズ量５×１０
15ｃｍ-2でイオン注入する。
【００１４】次に、ＣＶＤ法により、例えば膜厚２００
ｎｍの二酸化シリコンからなる第２の酸化膜８ｂを堆積
し、ｐチャンネル領域上の酸化膜８ｂのみに対して選択
的に例えばＣＨＦ3 ガスによる異方性をもつ反応性イオ
ンエッチングを施すことにより、ｐ型ＭＯＳトランジス
タのゲート電極５ｂの第１の側壁９ａの外側に、幅２０
０ｎｍ程度の第２の側壁９ｂを形成する［図１
（Ｃ）］。
ｎｍの二酸化シリコンからなる第２の酸化膜８ｂを堆積
し、ｐチャンネル領域上の酸化膜８ｂのみに対して選択
的に例えばＣＨＦ3 ガスによる異方性をもつ反応性イオ
ンエッチングを施すことにより、ｐ型ＭＯＳトランジス
タのゲート電極５ｂの第１の側壁９ａの外側に、幅２０
０ｎｍ程度の第２の側壁９ｂを形成する［図１
（Ｃ）］。
【００１５】次に、ｐチャンネル領域に対して選択的
に、ゲート電極５ｂと第１の側壁９ａと第２の側壁９ｂ
とを自己整合的なイオン注入のマスクとして、例えば弗
化ボロンをドーズ量５×１０15ｃｍ-2でイオン注入す
る。次に、窒素雰囲気中で例えば９００℃の熱処理を１
０分施すことにより、自己整合的にそれぞれのＭＯＳト
ランジスタのソースおよびドレイン領域、すなわちｎ+
拡散層１０とｐ+ 拡散層１１を形成する。その後、従来
例と同様に例えば二酸化シリコンからなる層間絶縁膜１
３を全面に堆積させ［図１（Ａ）］、コンタクト開孔
後、例えばアルミニウム合金からなる配線層を形成する
ことにより、ｎ型およびｐ型ＭＯＳトランジスタが完成
する。
に、ゲート電極５ｂと第１の側壁９ａと第２の側壁９ｂ
とを自己整合的なイオン注入のマスクとして、例えば弗
化ボロンをドーズ量５×１０15ｃｍ-2でイオン注入す
る。次に、窒素雰囲気中で例えば９００℃の熱処理を１
０分施すことにより、自己整合的にそれぞれのＭＯＳト
ランジスタのソースおよびドレイン領域、すなわちｎ+
拡散層１０とｐ+ 拡散層１１を形成する。その後、従来
例と同様に例えば二酸化シリコンからなる層間絶縁膜１
３を全面に堆積させ［図１（Ａ）］、コンタクト開孔
後、例えばアルミニウム合金からなる配線層を形成する
ことにより、ｎ型およびｐ型ＭＯＳトランジスタが完成
する。
【００１６】本実施例においてはｎ型およびｐ型ＭＯＳ
トランジスタの自己整合的なソース、およびドレイン領
域形成のためのイオン注入のマスクとして、ｎ型ＭＯＳ
トランジスタにおいては第１の側壁９ａ、ｐ型ＭＯＳト
ランジスタにおいては第１の側壁９ａと第２の側壁９ｂ
とを加えた側壁を形成し、それぞれのＭＯＳトランジス
タのチャンネルに対して最適なＬＤＤ構造を得ることが
できる。
トランジスタの自己整合的なソース、およびドレイン領
域形成のためのイオン注入のマスクとして、ｎ型ＭＯＳ
トランジスタにおいては第１の側壁９ａ、ｐ型ＭＯＳト
ランジスタにおいては第１の側壁９ａと第２の側壁９ｂ
とを加えた側壁を形成し、それぞれのＭＯＳトランジス
タのチャンネルに対して最適なＬＤＤ構造を得ることが
できる。
【００１７】次に図２の（Ａ）〜（Ｄ）により第２の実
施例としてｎ型およびｐ型ＭＯＳトランジスタとバイポ
ーラトランジスタ（以下、ＢｉＰトランジスタと略す）
とを兼ね備えた半導体装置とその製造方法を工程順に説
明する。
施例としてｎ型およびｐ型ＭＯＳトランジスタとバイポ
ーラトランジスタ（以下、ＢｉＰトランジスタと略す）
とを兼ね備えた半導体装置とその製造方法を工程順に説
明する。
【００１８】例えば、ｎ型エピタキシャル層を有するシ
リコン基板１４上に選択的にｎウェル２とｐウェル１５
と素子絶縁分離するための例えば膜厚６００ｎｍの酸化
膜３を形成した後、例えば膜厚１５ｎｍのゲート酸化膜
４をＢｉｐトランジスタのコレクタ領域を除く領域に対
して選択的に形成し、例えば膜厚４００ｎｍのｎ+ 多結
晶シリコン層を堆積し、例えば８５０℃の熱処理を２０
分施すことにより、コレクタ領域上にｎ+ 拡散層１６を
形成する。次に、ｎ+ 多結晶シリコンからなるｎ型およ
びｐ型ＭＯＳトランジスタのゲート電極５ａ，５ｂとＢ
ｉｐトランジスタのコレクタ電極１７を形成する［図２
（Ｂ）］。
リコン基板１４上に選択的にｎウェル２とｐウェル１５
と素子絶縁分離するための例えば膜厚６００ｎｍの酸化
膜３を形成した後、例えば膜厚１５ｎｍのゲート酸化膜
４をＢｉｐトランジスタのコレクタ領域を除く領域に対
して選択的に形成し、例えば膜厚４００ｎｍのｎ+ 多結
晶シリコン層を堆積し、例えば８５０℃の熱処理を２０
分施すことにより、コレクタ領域上にｎ+ 拡散層１６を
形成する。次に、ｎ+ 多結晶シリコンからなるｎ型およ
びｐ型ＭＯＳトランジスタのゲート電極５ａ，５ｂとＢ
ｉｐトランジスタのコレクタ電極１７を形成する［図２
（Ｂ）］。
【００１９】次に、ｎチャンネル領域に対して選択的に
例えばリンをドーズ量５×１０13ｃｍ-2でイオン注入し
てｎ- 拡散層６を形成し、ｐチャンネル領域に対して選
択的に、例えばボロンをドーズ量３×１０13ｃｍ-2でイ
オン注入して、ｐ- 拡散層７を形成する。次にシリコン
基板１４全面にＣＶＤ法により、例えば膜厚２００ｎｍ
の二酸化シリコンからなる第１の酸化膜８ａを堆積し、
この酸化膜８ａに対して例えばＣＨＦ3 ガスによる異方
性をもつ反応性イオンエッチングを施すことにより、ゲ
ート電極５ａ，５ｂの側面に幅２００ｎｍ程度の第１の
側壁９ａを形成する。
例えばリンをドーズ量５×１０13ｃｍ-2でイオン注入し
てｎ- 拡散層６を形成し、ｐチャンネル領域に対して選
択的に、例えばボロンをドーズ量３×１０13ｃｍ-2でイ
オン注入して、ｐ- 拡散層７を形成する。次にシリコン
基板１４全面にＣＶＤ法により、例えば膜厚２００ｎｍ
の二酸化シリコンからなる第１の酸化膜８ａを堆積し、
この酸化膜８ａに対して例えばＣＨＦ3 ガスによる異方
性をもつ反応性イオンエッチングを施すことにより、ゲ
ート電極５ａ，５ｂの側面に幅２００ｎｍ程度の第１の
側壁９ａを形成する。
【００２０】なお、コレクタ電極１７においてもゲート
電極５ａ，５ｂと同様に第１の側壁９ａが形成される。
次に、ｎ型ＭＯＳトランジスタのｎチャンネル領域に対
して選択的に、ゲート電極５ａと第１の側壁９ａとを自
己整合的なイオン注入のマスクとして、例えばヒ素をド
ーズ量５×１０15ｃｍ-2でイオン注入し、Ｂｉｐトラン
ジスタのベース領域２２（エミッタ領域を含む）に対し
て選択的に例えばボロンをドーズ量２．５×１０13ｃｍ
-2でイオン注入する［図２（Ｃ）］。
電極５ａ，５ｂと同様に第１の側壁９ａが形成される。
次に、ｎ型ＭＯＳトランジスタのｎチャンネル領域に対
して選択的に、ゲート電極５ａと第１の側壁９ａとを自
己整合的なイオン注入のマスクとして、例えばヒ素をド
ーズ量５×１０15ｃｍ-2でイオン注入し、Ｂｉｐトラン
ジスタのベース領域２２（エミッタ領域を含む）に対し
て選択的に例えばボロンをドーズ量２．５×１０13ｃｍ
-2でイオン注入する［図２（Ｃ）］。
【００２１】次に、ＣＶＤ法により例えば膜厚２００ｎ
ｍの二酸化シリコンからなる第２の酸化膜８ｂを堆積
し、ｐ型ＭＯＳトランジスタのｐチャンネル領域上およ
びＢｉｐトランジスタのベースおよびエミッタ領域上の
酸化膜に対して、選択的に、例えば、ＣＨＦ3 ガスによ
る異方性をもつ反応性イオンエッチングを施すことによ
り、ｐ型ＭＯＳトランジスタのゲート電極５ｂの第１の
側壁９ａの外側に、幅２００ｎｍ程度の第２の側壁９ｂ
を形成することと同時に、Ｂｉｐトランジスタのエミッ
タおよびベースの一部の領域を表出する開孔部１８，１
９を形成する。次に、ＣＶＤ法により、例えば膜厚２０
０ｎｍのｎ+多結晶シリコン層を堆積し、リソグラフィ
技術によりＢｉｐトランジスタのエミッタ領域上に形成
された開孔部１８に対して選択的にｎ+ 多結晶シリコン
からなるエミッタ電極２０を形成する。このとき、エミ
ッタ電極２０上のレジストを残した状態で、ｐ型ＭＯＳ
トランジスタにおいてはｐチャンネル領域に対して選択
的に、ゲート電極５ｂと第１の側壁９ａと第２の側壁９
ｂとを自己整合的なイオン注入マスクとして、またＢｉ
ｐトランジスタにおいては、ベース領域に対して選択的
に、エミッタ電極２０上のレジストと第２の酸化膜８ｂ
とを自己整合的なイオン注入マスクとして、例えば弗化
ボロンをドーズ量５×１０15ｃｍ-2で注入する［図２
（Ｄ）］。
ｍの二酸化シリコンからなる第２の酸化膜８ｂを堆積
し、ｐ型ＭＯＳトランジスタのｐチャンネル領域上およ
びＢｉｐトランジスタのベースおよびエミッタ領域上の
酸化膜に対して、選択的に、例えば、ＣＨＦ3 ガスによ
る異方性をもつ反応性イオンエッチングを施すことによ
り、ｐ型ＭＯＳトランジスタのゲート電極５ｂの第１の
側壁９ａの外側に、幅２００ｎｍ程度の第２の側壁９ｂ
を形成することと同時に、Ｂｉｐトランジスタのエミッ
タおよびベースの一部の領域を表出する開孔部１８，１
９を形成する。次に、ＣＶＤ法により、例えば膜厚２０
０ｎｍのｎ+多結晶シリコン層を堆積し、リソグラフィ
技術によりＢｉｐトランジスタのエミッタ領域上に形成
された開孔部１８に対して選択的にｎ+ 多結晶シリコン
からなるエミッタ電極２０を形成する。このとき、エミ
ッタ電極２０上のレジストを残した状態で、ｐ型ＭＯＳ
トランジスタにおいてはｐチャンネル領域に対して選択
的に、ゲート電極５ｂと第１の側壁９ａと第２の側壁９
ｂとを自己整合的なイオン注入マスクとして、またＢｉ
ｐトランジスタにおいては、ベース領域に対して選択的
に、エミッタ電極２０上のレジストと第２の酸化膜８ｂ
とを自己整合的なイオン注入マスクとして、例えば弗化
ボロンをドーズ量５×１０15ｃｍ-2で注入する［図２
（Ｄ）］。
【００２２】次に、エミッタ電極２０上のレジストを除
去し、窒素雰囲気中で例えば９００℃の熱処理を１０分
施すことにより、自己整合的にｎ型およびｐ型ＭＯＳト
ランジスタのソースおよびドレイン領域、すなわち、ｎ
+ 拡散層１０とｐ+ 拡散層１１と、Ｂｉｐトランジスタ
のｎ- 拡散層からなるエミッタ領域２１とｐ+ 拡散層か
らなるベース領域２２ａを形成する。その後、例えば、
二酸化シリコンからなる層間絶縁膜１３を全面に堆積し
［図２（Ａ）］、コンタクト開孔後、例えばアルミニウ
ム合金からなる配線層を形成することにより、ｎ型およ
びｐ型ＭＯＳトランジスタとＢｉｐトランジスタが完成
する。
去し、窒素雰囲気中で例えば９００℃の熱処理を１０分
施すことにより、自己整合的にｎ型およびｐ型ＭＯＳト
ランジスタのソースおよびドレイン領域、すなわち、ｎ
+ 拡散層１０とｐ+ 拡散層１１と、Ｂｉｐトランジスタ
のｎ- 拡散層からなるエミッタ領域２１とｐ+ 拡散層か
らなるベース領域２２ａを形成する。その後、例えば、
二酸化シリコンからなる層間絶縁膜１３を全面に堆積し
［図２（Ａ）］、コンタクト開孔後、例えばアルミニウ
ム合金からなる配線層を形成することにより、ｎ型およ
びｐ型ＭＯＳトランジスタとＢｉｐトランジスタが完成
する。
【００２３】本実施例においては、第１の実施例で説明
した、ｎ型およびｐ型ＭＯＳトランジスタのチャンネル
に対して最適なＬＤＤ構造を得ることができるという内
容の他に、Ｂｉｐトランジスタにおいて第２の酸化膜８
ｂ上に形成された開孔部１８，１９が同時に形成され、
エミッタ領域の開孔部１８とベース領域の開孔部１９の
距離が一定に保たれるため、自己整合的に最適なエミッ
タ領域２１とベース領域２２を形成できる。
した、ｎ型およびｐ型ＭＯＳトランジスタのチャンネル
に対して最適なＬＤＤ構造を得ることができるという内
容の他に、Ｂｉｐトランジスタにおいて第２の酸化膜８
ｂ上に形成された開孔部１８，１９が同時に形成され、
エミッタ領域の開孔部１８とベース領域の開孔部１９の
距離が一定に保たれるため、自己整合的に最適なエミッ
タ領域２１とベース領域２２を形成できる。
【００２４】
【発明の効果】以上説明したように本発明は、ｎ型およ
びｐ型ＭＯＳトランジスタがゲート電極幅に応じてそれ
ぞれが幅の異なる側壁を形成し、自己整合的にそれぞれ
のＭＯＳトランジスタのソースおよびドレイン領域を形
成することにより、それぞれのＭＯＳトランジスタに対
して最適なＬＤＤ構造を得ることができ、性能および信
頼性を向上できる。
びｐ型ＭＯＳトランジスタがゲート電極幅に応じてそれ
ぞれが幅の異なる側壁を形成し、自己整合的にそれぞれ
のＭＯＳトランジスタのソースおよびドレイン領域を形
成することにより、それぞれのＭＯＳトランジスタに対
して最適なＬＤＤ構造を得ることができ、性能および信
頼性を向上できる。
【００２５】また、ｎ型およびＰ型ＭＯＳトランジスタ
とＢｉｐトランジスタを兼ね備えた半導体集積回路装置
においては、前記目的を達成するための製造工程数を増
加せず、さらに自己整合的にＢｉｐトランジスタのエミ
ッタおよびベース領域を形成することができ、Ｂｉｐト
ランジスタも性能および信頼性を向上できる。
とＢｉｐトランジスタを兼ね備えた半導体集積回路装置
においては、前記目的を達成するための製造工程数を増
加せず、さらに自己整合的にＢｉｐトランジスタのエミ
ッタおよびベース領域を形成することができ、Ｂｉｐト
ランジスタも性能および信頼性を向上できる。
【図１】図１は本発明における第１の実施例を示した断
面図。
面図。
【図２】図２は本発明における第２の実施例を示した断
面図。
面図。
【図３】図３は従来例を示した断面図。
１ ｐ型シリコン基板 ２ ｎウェル領域 ３ 素子絶縁分離するための酸化膜 ４ ゲート酸化膜 ５ａ，５ｂ ゲート電極 ６ ｎ- 拡散層 ７ ｐ- 拡散層 ８，８ａ，８ｂ 酸化膜 ９，９ａ，９ｂ 側壁 １０ ソース・ドレイン領域のｎ+ 拡散層 １１ ソース・ドレイン領域のｐ+ 拡散層 １２ 側壁幅 １３ 層間絶縁膜 １４ ｎ型エピタキシャル層を有するシリコン基板 １５ ｐウェル領域 １６ コレクタ領域のｎ+ 拡散層 １７ コレクタ電極 １８ エミッタ領域上の開孔部 １９ ベース領域上の開孔部 ２０ エミッタ電極 ２１ エミッタ領域のｎ- 拡散層 ２２ ベース領域のｐ- 拡散層 ２２ａ ベース領域のｐ+ 拡散層 ２３ レジスト
Claims (4)
- 【請求項１】 半導体基板上にｎチャネルおよびｐチャ
ネルの両絶縁ゲート型電界効果トランジスタを有し、前
記ｎチャンネルおよびｐチャンネルの絶縁ゲート型電界
効果トランジスタのゲート電極が、ソースおよびドレイ
ン領域形成に対して自己整合的に、前記ゲート電極の側
面に絶縁膜から構成された側壁を有する半導体集積回路
装置において、前記ｎチャンネルおよびｐチャンネルの
絶縁ゲート型電界効果トランジスタがゲート電極幅に応
じてそれぞれが幅の異なる前記側壁を有することを特徴
とする半導体集積回路装置。 - 【請求項２】 前記側壁が前記ｎチャンネルの絶縁ゲー
ト型電界効果トランジスタにおいては第１の絶縁膜のみ
から形成され、前記ｐチャンネルの絶縁ゲート型電界効
果トランジスタにおいては前記第１の絶縁膜と外側に第
２の絶縁膜とから形成されていることを特徴とする請求
項１に記載の半導体集積回路装置。 - 【請求項３】 半導体基板上に設けたｎチャンネルおよ
びｐチャンネルの絶縁ゲート型電界効果トランジスタの
ゲート電極側面に第１の絶縁膜から構成される第１の側
壁を形成する工程と、前記ｐチャンネルの絶縁ゲート型
電界効果トランジスタのゲート電極側面に設けた前記第
１の側壁の外側に対して第２の絶縁膜から構成される第
２側壁を形成する工程とを有することを特徴とする半導
体集積回路の製造方法。 - 【請求項４】 半導体基板上にｎチャンネルおよびｐチ
ャンネルの絶縁ゲート型電界効果トランジスタとバイポ
ーラトランジスタとを兼ね備えた半導体集積回路装置の
製造方法において、前記第２の側壁を構成する絶縁膜を
半導体基板全面に形成する工程を有し、前記ｐチャンネ
ルの絶縁ゲート型電界効果トランジスタのゲート電極側
面に第２の側壁を形成する工程とバイポーラトランジス
タのエミッタおよびベース領域を表出する開孔部を形成
する工程とを同時に行なうことを特徴とする請求項３に
記載の半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267414A JPH05110003A (ja) | 1991-10-16 | 1991-10-16 | 半導体集積回路装置およびその製造方法 |
| EP92309469A EP0538054A1 (en) | 1991-10-16 | 1992-10-16 | Semiconductor integrate circuit device having N- and P- type insulated-gate field effect transistors and its production method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3267414A JPH05110003A (ja) | 1991-10-16 | 1991-10-16 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110003A true JPH05110003A (ja) | 1993-04-30 |
Family
ID=17444522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267414A Pending JPH05110003A (ja) | 1991-10-16 | 1991-10-16 | 半導体集積回路装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0538054A1 (ja) |
| JP (1) | JPH05110003A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100263063B1 (ko) * | 1997-10-27 | 2000-08-01 | 윤종용 | 씨모오스트랜지스터의제조방법 |
| US6686059B2 (en) | 2001-01-31 | 2004-02-03 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
| US7094652B2 (en) | 2000-10-11 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0730305A1 (en) * | 1995-02-28 | 1996-09-04 | STMicroelectronics S.r.l. | High voltage N-channel MOSFET in CMOS-type technology and relating manufacturing process |
| JPH09139495A (ja) * | 1995-11-14 | 1997-05-27 | Nippon Steel Corp | 半導体装置およびその製造方法 |
| KR100214468B1 (ko) * | 1995-12-29 | 1999-08-02 | 구본준 | 씨모스 소자 제조방법 |
| JP2982895B2 (ja) * | 1997-02-06 | 1999-11-29 | 日本電気株式会社 | Ｃｍｏｓ半導体装置およびその製造方法 |
Citations (4)
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|---|---|---|---|---|
| JPS615571A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01283956A (ja) * | 1988-05-11 | 1989-11-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH02103960A (ja) * | 1988-10-13 | 1990-04-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0341763A (ja) * | 1989-07-10 | 1991-02-22 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5015594A (en) * | 1988-10-24 | 1991-05-14 | International Business Machines Corporation | Process of making BiCMOS devices having closely spaced device regions |
| US5021354A (en) * | 1989-12-04 | 1991-06-04 | Motorola, Inc. | Process for manufacturing a semiconductor device |
| KR950000141B1 (ko) * | 1990-04-03 | 1995-01-10 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
-
1991
- 1991-10-16 JP JP3267414A patent/JPH05110003A/ja active Pending
-
1992
- 1992-10-16 EP EP92309469A patent/EP0538054A1/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0538054A1 (en) | 1993-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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