JPH0582784A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPH0582784A JPH0582784A JP27037491A JP27037491A JPH0582784A JP H0582784 A JPH0582784 A JP H0582784A JP 27037491 A JP27037491 A JP 27037491A JP 27037491 A JP27037491 A JP 27037491A JP H0582784 A JPH0582784 A JP H0582784A
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- Japan
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- polycrystalline
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- impurities
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Abstract
(57)【要約】
【目的】ソース・ドレインと半導体基板との間の接合リ
ークを抑制して、特性の優れたＭＩＳ型半導体装置を製
造する。 【構成】多結晶Ｓｉ膜１６でゲート電極を形成し、この
多結晶Ｓｉ膜１６をマスクにしてＳｉ基板１１に不純物
を低濃度にイオン注入し、この不純物からｎ- 層３１及
びｐ- 層３２を形成する。多結晶Ｓｉ膜１６の両側には
多結晶Ｓｉ膜２４をパターニングし、この多結晶Ｓｉ膜
２４には不純物を高濃度にイオン注入し、多結晶Ｓｉ膜
２４とｎ- 層３１またはｐ- 層３２とでソース・ドレイ
ンを構成する。ｎ- 層３１及びｐ- 層３２の形成に際し
ては、Ｓｉ基板１１に不純物を低濃度にしかイオン注入
していないので、Ｓｉ基板１１に誘起される結晶欠陥が
少ない。
ークを抑制して、特性の優れたＭＩＳ型半導体装置を製
造する。 【構成】多結晶Ｓｉ膜１６でゲート電極を形成し、この
多結晶Ｓｉ膜１６をマスクにしてＳｉ基板１１に不純物
を低濃度にイオン注入し、この不純物からｎ- 層３１及
びｐ- 層３２を形成する。多結晶Ｓｉ膜１６の両側には
多結晶Ｓｉ膜２４をパターニングし、この多結晶Ｓｉ膜
２４には不純物を高濃度にイオン注入し、多結晶Ｓｉ膜
２４とｎ- 層３１またはｐ- 層３２とでソース・ドレイ
ンを構成する。ｎ- 層３１及びｐ- 層３２の形成に際し
ては、Ｓｉ基板１１に不純物を低濃度にしかイオン注入
していないので、Ｓｉ基板１１に誘起される結晶欠陥が
少ない。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極の電界によ
ってソース・ドレイン間の電流を制御するＭＩＳ型半導
体装置の製造方法に関するものである。
ってソース・ドレイン間の電流を制御するＭＩＳ型半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＩＳ型半導体装置の製造に際して、従
来は、半導体基板上のゲート電極をマスクにして半導体
基板中に不純物を高濃度にイオン注入し、半導体基板中
に拡散層を形成して、この拡散層をソース・ドレインに
していた。
来は、半導体基板上のゲート電極をマスクにして半導体
基板中に不純物を高濃度にイオン注入し、半導体基板中
に拡散層を形成して、この拡散層をソース・ドレインに
していた。
【０００３】
【発明が解決しようとする課題】ところが、半導体基板
中に不純物を高濃度にイオン注入すると、このイオン注
入によって半導体基板に結晶欠陥が誘起され、この結晶
欠陥がソース・ドレインと半導体基板との間の接合リー
クの原因になっていた。従って、従来の製造方法では、
特性の優れたＭＩＳ型半導体装置を製造することができ
なかった。
中に不純物を高濃度にイオン注入すると、このイオン注
入によって半導体基板に結晶欠陥が誘起され、この結晶
欠陥がソース・ドレインと半導体基板との間の接合リー
クの原因になっていた。従って、従来の製造方法では、
特性の優れたＭＩＳ型半導体装置を製造することができ
なかった。
【０００４】
【課題を解決するための手段】本発明によるＭＩＳ型半
導体装置の製造方法は、半導体基板１１上にゲート絶縁
膜１５を介してゲート電極１６を形成する工程と、前記
ゲート電極１６をマスクにしてこのゲート電極１６の両
側の前記半導体基板１１に不純物２１、２２を相対的に
低濃度にイオン注入して第１及び第２の拡散層３１、３
２を形成する工程と、前記第１及び第２の拡散層３１、
３２に夫々コンタクトしており不純物２６、２７が相対
的に高濃度にドープされている第１及び第２の半導体膜
２４を形成して、これら第１及び第２の半導体膜２４と
前記第１及び第２の拡散層３１、３２とでソース・ドレ
インを構成する工程とを有している。
導体装置の製造方法は、半導体基板１１上にゲート絶縁
膜１５を介してゲート電極１６を形成する工程と、前記
ゲート電極１６をマスクにしてこのゲート電極１６の両
側の前記半導体基板１１に不純物２１、２２を相対的に
低濃度にイオン注入して第１及び第２の拡散層３１、３
２を形成する工程と、前記第１及び第２の拡散層３１、
３２に夫々コンタクトしており不純物２６、２７が相対
的に高濃度にドープされている第１及び第２の半導体膜
２４を形成して、これら第１及び第２の半導体膜２４と
前記第１及び第２の拡散層３１、３２とでソース・ドレ
インを構成する工程とを有している。
【０００５】
【作用】本発明によるＭＩＳ型半導体装置の製造方法で
は、第１及び第２の半導体膜２４と第１及び第２の拡散
層３１、３２とでソース・ドレインを構成しており、第
１及び第２の半導体膜２４には不純物２６、２７を相対
的に高濃度にドープしているが、第１及び第２の拡散層
３１、３２の形成に際しては、半導体基板１１に不純物
２１、２２を相対的に低濃度にしかイオン注入していな
い。このため、半導体基板１１に誘起される結晶欠陥が
少なく、ソース・ドレインと半導体基板１１との間の接
合リークを抑制することができる。
は、第１及び第２の半導体膜２４と第１及び第２の拡散
層３１、３２とでソース・ドレインを構成しており、第
１及び第２の半導体膜２４には不純物２６、２７を相対
的に高濃度にドープしているが、第１及び第２の拡散層
３１、３２の形成に際しては、半導体基板１１に不純物
２１、２２を相対的に低濃度にしかイオン注入していな
い。このため、半導体基板１１に誘起される結晶欠陥が
少なく、ソース・ドレインと半導体基板１１との間の接
合リークを抑制することができる。
【０００６】
【実施例】以下、ＣＭＯＳトランジスタの製造に適用し
た本発明の一実施例を、図１〜９を参照しながら説明す
る。
た本発明の一実施例を、図１〜９を参照しながら説明す
る。
【０００７】図１が本実施例によって製造したＣＭＯＳ
トランジスタを示しており、図２〜９がこのＣＭＯＳト
ランジスタを製造するための工程を示している。本実施
例では、図２に示す様に、まずＳｉ基板１１にＰウェル
１２とＮウェル１３とを形成し、Ｓｉ基板１１の素子分
離領域の表面にＬＯＣＯＳ法でＳｉＯ2 膜１４を形成す
る。
トランジスタを示しており、図２〜９がこのＣＭＯＳト
ランジスタを製造するための工程を示している。本実施
例では、図２に示す様に、まずＳｉ基板１１にＰウェル
１２とＮウェル１３とを形成し、Ｓｉ基板１１の素子分
離領域の表面にＬＯＣＯＳ法でＳｉＯ2 膜１４を形成す
る。
【０００８】その後、熱酸化によってＳｉ基板１１の素
子活性領域の表面にゲート酸化膜であるＳｉＯ2 膜１５
を形成し、ＳｉＯ2 膜１４、１５上に多結晶Ｓｉ膜１６
とＳｉＮ膜１７とをＣＶＤ法で順次に全面に堆積させ
る。そして、これらのＳｉＮ膜１７と多結晶Ｓｉ膜１６
とを、ゲート電極のパターンに加工する。
子活性領域の表面にゲート酸化膜であるＳｉＯ2 膜１５
を形成し、ＳｉＯ2 膜１４、１５上に多結晶Ｓｉ膜１６
とＳｉＮ膜１７とをＣＶＤ法で順次に全面に堆積させ
る。そして、これらのＳｉＮ膜１７と多結晶Ｓｉ膜１６
とを、ゲート電極のパターンに加工する。
【０００９】次に、Ｎウェル１３をレジスト（図示せ
ず）で覆った状態で、多結晶Ｓｉ膜１６及びＳｉＮ膜１
７とＳｉＯ2 膜１４とをマスクにして、図３に示す様
に、Ｐウェル１２にｎ型不純物２１を低濃度にイオン注
入する。その後、今度は、Ｐウェル１２をレジスト（図
示せず）で覆った状態で、多結晶Ｓｉ膜１６及びＳｉＮ
膜１７とＳｉＯ2 膜１４とをマスクにして、Ｎウェル１
３にｐ型不純物２２を低濃度にイオン注入する。
ず）で覆った状態で、多結晶Ｓｉ膜１６及びＳｉＮ膜１
７とＳｉＯ2 膜１４とをマスクにして、図３に示す様
に、Ｐウェル１２にｎ型不純物２１を低濃度にイオン注
入する。その後、今度は、Ｐウェル１２をレジスト（図
示せず）で覆った状態で、多結晶Ｓｉ膜１６及びＳｉＮ
膜１７とＳｉＯ2 膜１４とをマスクにして、Ｎウェル１
３にｐ型不純物２２を低濃度にイオン注入する。
【００１０】次に、ＳｉＯ2 膜２３（図４）をＣＶＤ法
で全面に堆積させ、このＳｉＯ2 膜２３の全面をエッチ
バックして、図４に示す様に、ＳｉＯ2 膜２３から成る
側壁を多結晶Ｓｉ膜１６の側部に形成する。なお、この
時、ＳｉＯ2 膜１５もエッチングされて、Ｓｉ基板１１
の素子活性領域の表面が露出する。
で全面に堆積させ、このＳｉＯ2 膜２３の全面をエッチ
バックして、図４に示す様に、ＳｉＯ2 膜２３から成る
側壁を多結晶Ｓｉ膜１６の側部に形成する。なお、この
時、ＳｉＯ2 膜１５もエッチングされて、Ｓｉ基板１１
の素子活性領域の表面が露出する。
【００１１】次に、図５に示す様に多結晶Ｓｉ膜２４を
ＣＶＤ法で全面に堆積させ、この多結晶Ｓｉ膜２４上に
レジスト（図示せず）を塗布して、表面を平坦にする。
そして、レジストと多結晶Ｓｉ膜２４とのエッチング選
択比が略１の条件で、図６に示す様にＳｉＮ膜１７が露
出するまで、レジストと多結晶Ｓｉ膜２４とをエッチバ
ックする。なお、この時、ＳｉＮ膜１７がエッチングの
ストッパになって、多結晶Ｓｉ膜１６がエッチングされ
ることはない。
ＣＶＤ法で全面に堆積させ、この多結晶Ｓｉ膜２４上に
レジスト（図示せず）を塗布して、表面を平坦にする。
そして、レジストと多結晶Ｓｉ膜２４とのエッチング選
択比が略１の条件で、図６に示す様にＳｉＮ膜１７が露
出するまで、レジストと多結晶Ｓｉ膜２４とをエッチバ
ックする。なお、この時、ＳｉＮ膜１７がエッチングの
ストッパになって、多結晶Ｓｉ膜１６がエッチングされ
ることはない。
【００１２】次に、図７に示す様に、多結晶Ｓｉ膜１６
の両側でＰウェル１２またはＮウェル１３にコンタクト
するパターンに、多結晶Ｓｉ膜２４を加工する。その
後、図８に示す様に、ＳｉＮ膜１７を除去する。
の両側でＰウェル１２またはＮウェル１３にコンタクト
するパターンに、多結晶Ｓｉ膜２４を加工する。その
後、図８に示す様に、ＳｉＮ膜１７を除去する。
【００１３】次に、熱酸化によって、図９に示す様に、
多結晶Ｓｉ膜１６、２４の表面にＳｉＯ2 膜２５を形成
する。そして、Ｎウェル１３をレジスト（図示せず）で
覆った状態で、Ｐウェル１２上の多結晶Ｓｉ膜１６、２
４にｎ型不純物２６を高濃度にイオン注入する。その
後、今度は、Ｐウェル１２をレジスト（図示せず）で覆
った状態で、Ｎウェル１３上の多結晶Ｓｉ膜１６、２４
にｐ型不純物２７を高濃度にイオン注入する。
多結晶Ｓｉ膜１６、２４の表面にＳｉＯ2 膜２５を形成
する。そして、Ｎウェル１３をレジスト（図示せず）で
覆った状態で、Ｐウェル１２上の多結晶Ｓｉ膜１６、２
４にｎ型不純物２６を高濃度にイオン注入する。その
後、今度は、Ｐウェル１２をレジスト（図示せず）で覆
った状態で、Ｎウェル１３上の多結晶Ｓｉ膜１６、２４
にｐ型不純物２７を高濃度にイオン注入する。
【００１４】なお、多結晶Ｓｉ膜１６、２４の表面にＳ
ｉＯ2 膜２５が形成されているので、ｎ型不純物２６及
びｐ型不純物２７のイオン注入に際して、これらのｎ型
不純物２６及びｐ型不純物２７が多結晶Ｓｉ膜１６、２
４中をチャネリングしてＳｉ基板１１に達することはな
い。
ｉＯ2 膜２５が形成されているので、ｎ型不純物２６及
びｐ型不純物２７のイオン注入に際して、これらのｎ型
不純物２６及びｐ型不純物２７が多結晶Ｓｉ膜１６、２
４中をチャネリングしてＳｉ基板１１に達することはな
い。
【００１５】その後、高速アニールでｎ型不純物２１、
２６及びｐ型不純物２２、２７を活性化させ、図１に示
した様に、ｎ型不純物２１及びｐ型不純物２２でｎ- 層
３１及びｐ- 層３２を夫々形成する。そして更に、水素
雰囲気中でアニールを行い、多結晶Ｓｉ膜２４とＳｉ基
板１１との界面における未結合手を終端させて界面準位
を除去すると共に、多結晶Ｓｉ膜１６、２４を結晶化さ
せる。
２６及びｐ型不純物２２、２７を活性化させ、図１に示
した様に、ｎ型不純物２１及びｐ型不純物２２でｎ- 層
３１及びｐ- 層３２を夫々形成する。そして更に、水素
雰囲気中でアニールを行い、多結晶Ｓｉ膜２４とＳｉ基
板１１との界面における未結合手を終端させて界面準位
を除去すると共に、多結晶Ｓｉ膜１６、２４を結晶化さ
せる。
【００１６】以上の様な本実施例によって、ＮＭＯＳト
ランジスタ３３とＰＭＯＳトランジスタ３４とを有する
ＣＭＯＳトランジスタが完成するが、ＮＭＯＳトランジ
スタ３３では多結晶Ｓｉ膜２４とｎ- 層３１とがソース
・ドレインになっており、ＰＭＯＳトランジスタ３４で
は多結晶Ｓｉ膜２４とｐ- 層３２とがソース・ドレイン
になっている。
ランジスタ３３とＰＭＯＳトランジスタ３４とを有する
ＣＭＯＳトランジスタが完成するが、ＮＭＯＳトランジ
スタ３３では多結晶Ｓｉ膜２４とｎ- 層３１とがソース
・ドレインになっており、ＰＭＯＳトランジスタ３４で
は多結晶Ｓｉ膜２４とｐ- 層３２とがソース・ドレイン
になっている。
【００１７】なお、図１からも明らかな様に、ＮＭＯＳ
トランジスタ３３及びＰＭＯＳトランジスタ３４の何れ
においてもソース・ドレインとゲート電極とが同一導電
型であるので、ＮＭＯＳトランジスタ３３及びＰＭＯＳ
トランジスタ３４の何れも表面チャネル型である。従っ
て、短チャネル効果を抑制して、微細なＣＭＯＳトラン
ジスタを製造することができる。
トランジスタ３３及びＰＭＯＳトランジスタ３４の何れ
においてもソース・ドレインとゲート電極とが同一導電
型であるので、ＮＭＯＳトランジスタ３３及びＰＭＯＳ
トランジスタ３４の何れも表面チャネル型である。従っ
て、短チャネル効果を抑制して、微細なＣＭＯＳトラン
ジスタを製造することができる。
【００１８】
【発明の効果】本発明によるＭＩＳ型半導体装置の製造
方法では、ソース・ドレインと半導体基板との間の接合
リークを抑制することができるので、特性の優れたＭＩ
Ｓ型半導体装置を製造することができる。
方法では、ソース・ドレインと半導体基板との間の接合
リークを抑制することができるので、特性の優れたＭＩ
Ｓ型半導体装置を製造することができる。
【図１】本発明の一実施例によって製造したＣＭＯＳト
ランジスタの側断面図である。
ランジスタの側断面図である。
【図２】一実施例の最初の工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
１１ Ｓｉ基板 １５ ＳｉＯ2 膜 １６ 多結晶Ｓｉ膜 ２１ ｎ型不純物 ２２ ｐ型不純物 ２４ 多結晶Ｓｉ膜 ２６ ｎ型不純物 ２７ ｐ型不純物 ３１ ｎ- 層 ３２ ｐ- 層
Claims (1)
- 【請求項１】半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、 前記ゲート電極をマスクにしてこのゲート電極の両側の
前記半導体基板に不純物を相対的に低濃度にイオン注入
して第１及び第２の拡散層を形成する工程と、 前記第１及び第２の拡散層に夫々コンタクトしており不
純物が相対的に高濃度にドープされている第１及び第２
の半導体膜を形成して、これら第１及び第２の半導体膜
と前記第１及び第２の拡散層とでソース・ドレインを構
成する工程とを有するＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27037491A JPH0582784A (ja) | 1991-09-20 | 1991-09-20 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27037491A JPH0582784A (ja) | 1991-09-20 | 1991-09-20 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582784A true JPH0582784A (ja) | 1993-04-02 |
Family
ID=17485371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27037491A Pending JPH0582784A (ja) | 1991-09-20 | 1991-09-20 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582784A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5902125A (en) * | 1997-12-29 | 1999-05-11 | Texas Instruments--Acer Incorporated | Method to form stacked-Si gate pMOSFETs with elevated and extended S/D junction |
| CN105990138A (zh) * | 2015-01-30 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
-
1991
- 1991-09-20 JP JP27037491A patent/JPH0582784A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5902125A (en) * | 1997-12-29 | 1999-05-11 | Texas Instruments--Acer Incorporated | Method to form stacked-Si gate pMOSFETs with elevated and extended S/D junction |
| CN105990138A (zh) * | 2015-01-30 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
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