JP3316023B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3316023B2 JP3316023B2 JP05346493A JP5346493A JP3316023B2 JP 3316023 B2 JP3316023 B2 JP 3316023B2 JP 05346493 A JP05346493 A JP 05346493A JP 5346493 A JP5346493 A JP 5346493A JP 3316023 B2 JP3316023 B2 JP 3316023B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁膜上に形成された
シリコン膜（ＳＯＩ膜）にＭＯＳトランジスタを形成し
た半導体装置に関し、特にトランジスタ特性の改善をは
かった半導体装置に関する。
シリコン膜（ＳＯＩ膜）にＭＯＳトランジスタを形成し
た半導体装置に関し、特にトランジスタ特性の改善をは
かった半導体装置に関する。
【０００２】
【従来の技術】近年、ＳＯＩ膜上に形成したＭＯＳトラ
ンジスタが、極微細デバイスの基本素子として注目され
ている。この理由は、特に、動作状態においてチャネル
の領域が全て空乏化するようにＳＯＩ膜を薄くすると、
パンチスルー耐性の向上、パンチスルー効果の減少、電
流の増大など、シリコン単結晶基板に作製したＭＯＳト
ランジスタよりも、優れた特性が得られることによる
（IEEE,ED-Vol.36,No.3,p493,1989)。
ンジスタが、極微細デバイスの基本素子として注目され
ている。この理由は、特に、動作状態においてチャネル
の領域が全て空乏化するようにＳＯＩ膜を薄くすると、
パンチスルー耐性の向上、パンチスルー効果の減少、電
流の増大など、シリコン単結晶基板に作製したＭＯＳト
ランジスタよりも、優れた特性が得られることによる
（IEEE,ED-Vol.36,No.3,p493,1989)。
【０００３】一方、プロセス的な観点から見ても、選択
酸化法などによる素子間の横方向の分離もＳＯＩ膜厚が
薄い為に、容易に達成できるなどのメリットがある。図
５（ａ），（ｂ）はこの種の半導体装置の素子構造を示
す断面図である。図５（ａ）はソース・ドレイン方向の
断面図、図５（ｂ）はソース・ドレイン方向に対して垂
直な方向における、ゲート電極直下の断面図である。
酸化法などによる素子間の横方向の分離もＳＯＩ膜厚が
薄い為に、容易に達成できるなどのメリットがある。図
５（ａ），（ｂ）はこの種の半導体装置の素子構造を示
す断面図である。図５（ａ）はソース・ドレイン方向の
断面図、図５（ｂ）はソース・ドレイン方向に対して垂
直な方向における、ゲート電極直下の断面図である。
【０００４】図中１はシリコン基板、２は絶縁膜、３は
ＳＯＩ膜、４はソース拡散層領域、５はドレイン拡散層
領域、６はゲート酸化膜、７はゲート電極、８はフィー
ルド酸化膜、９は素子分離端領域である。
ＳＯＩ膜、４はソース拡散層領域、５はドレイン拡散層
領域、６はゲート酸化膜、７はゲート電極、８はフィー
ルド酸化膜、９は素子分離端領域である。
【０００５】このような素子の素子特性を調べた結果、
次のような問題が生じることが判明した。即ち、選択酸
化法を用いて素子分離を行った場合、素子分離端領域９
において寄生トランジスタが発生し、サブスレッショー
ルド係数（Ｓ係数）の劣化を引き起こした。
次のような問題が生じることが判明した。即ち、選択酸
化法を用いて素子分離を行った場合、素子分離端領域９
において寄生トランジスタが発生し、サブスレッショー
ルド係数（Ｓ係数）の劣化を引き起こした。
【０００６】このような、素子分離端の寄生トランジス
タの発生を抑制する方法として、例えば、素子分離端の
薄いＳＯＩ膜内にチャネルストッパーのイオン注入を行
なう方法、あるいは、基板（バックゲート）バイアスを
印加する方法などが考えられる。
タの発生を抑制する方法として、例えば、素子分離端の
薄いＳＯＩ膜内にチャネルストッパーのイオン注入を行
なう方法、あるいは、基板（バックゲート）バイアスを
印加する方法などが考えられる。
【０００７】しかしながら、前者の場合チャネルストッ
パーのイオン注入量を増大させるに伴いソース、ドレイ
ン間のリーク電流が増大し、素子性能を劣化させる問題
が新たに発生した。
パーのイオン注入量を増大させるに伴いソース、ドレイ
ン間のリーク電流が増大し、素子性能を劣化させる問題
が新たに発生した。
【０００８】また後者の方法においては、相補型（ＣＭ
ＯＳ）で回路を構成した場合、ＮＭＯＳ、ＰＭＯＳ各々
でバックゲートバイアスをとる必要が生じ、外部電源が
余分に必要になるなど構造が複雑化する問題があった。
ＯＳ）で回路を構成した場合、ＮＭＯＳ、ＰＭＯＳ各々
でバックゲートバイアスをとる必要が生じ、外部電源が
余分に必要になるなど構造が複雑化する問題があった。
【０００９】
【発明が解決しようとする課題】このように従来の薄膜
ＳＯＩ素子においては、素子分離端の寄生トランジスタ
の発生による、サブスレッショールド係数（Ｓ係数）の
劣化あるいは、ソース、ドレイン間のリーク電流の増
大、更に構造の複雑化を招き、薄膜ＳＯＩ素子本来の優
れた性能を容易に引き出すことが困難であった。
ＳＯＩ素子においては、素子分離端の寄生トランジスタ
の発生による、サブスレッショールド係数（Ｓ係数）の
劣化あるいは、ソース、ドレイン間のリーク電流の増
大、更に構造の複雑化を招き、薄膜ＳＯＩ素子本来の優
れた性能を容易に引き出すことが困難であった。
【００１０】本発明は、前記問題を解決するためになさ
れたもので、その目的とするところは、寄生トランジス
タの抑制を、素子構造を複雑化せず、またソース、ドレ
イン間のリークが充分に抑えることができ、素子性能を
十分に引き出すことのできる半導体装置を提供すること
にある。
れたもので、その目的とするところは、寄生トランジス
タの抑制を、素子構造を複雑化せず、またソース、ドレ
イン間のリークが充分に抑えることができ、素子性能を
十分に引き出すことのできる半導体装置を提供すること
にある。
【００１１】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、半導体基板の表面に絶縁層を介して形成
された半導体能動領域層に所定距離だけ離間してソース
領域とドレイン領域をなす一対の第一導電型の不純物拡
散領域と、この一対の不純物拡散領域に挟まれて形成さ
れたチャネル領域と、このチャネル領域上に、ゲート絶
縁層を介してゲート電極が形成された半導体装置におい
て、前記半導体基板の表面部のうち、前記チャネル領域
の真下領域を除き、前記半導体能動領域層の最外周部の
下部領域を含む領域に、前記第一導電型とは異なる第二
導電型の不純物層領域が形成されていることを要旨とす
る。
め、本発明は、半導体基板の表面に絶縁層を介して形成
された半導体能動領域層に所定距離だけ離間してソース
領域とドレイン領域をなす一対の第一導電型の不純物拡
散領域と、この一対の不純物拡散領域に挟まれて形成さ
れたチャネル領域と、このチャネル領域上に、ゲート絶
縁層を介してゲート電極が形成された半導体装置におい
て、前記半導体基板の表面部のうち、前記チャネル領域
の真下領域を除き、前記半導体能動領域層の最外周部の
下部領域を含む領域に、前記第一導電型とは異なる第二
導電型の不純物層領域が形成されていることを要旨とす
る。
【００１２】
【作用】本発明によれば、ＳＯＩ素子を作製する半導体
能動領域層外の領域の下地支持基板表面にソース・ドレ
イン拡散領域の不純物タイプと異なる高濃度不純物層領
域を形成し、少なくとも、この不純物層領域が、半導体
能動領域層の最外周部の下部領域を含むように延在して
いる。
能動領域層外の領域の下地支持基板表面にソース・ドレ
イン拡散領域の不純物タイプと異なる高濃度不純物層領
域を形成し、少なくとも、この不純物層領域が、半導体
能動領域層の最外周部の下部領域を含むように延在して
いる。
【００１３】これにより、素子分離端部のＳＯＩ膜中に
チャネルストップをイオン注入する必要がなく、寄生ト
ランジスタの発生を防止しつつ、チャネルストップのイ
オン注入量の増大に伴うソース、ドレイン間のリーク電
流の増大を抑制することが可能となる。
チャネルストップをイオン注入する必要がなく、寄生ト
ランジスタの発生を防止しつつ、チャネルストップのイ
オン注入量の増大に伴うソース、ドレイン間のリーク電
流の増大を抑制することが可能となる。
【００１４】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は本発明の一実施例にかかわる半導体装置の
概略構成を示す断面図である。図２（ａ）〜（ｃ），図
３（ａ）〜（ｃ）は、本発明の一実施例に係わる、Ｎチ
ャネルＳＯＩ・ＭＯＳトランジスタの製造方法の概略を
示す工程断面図である。
する。図１は本発明の一実施例にかかわる半導体装置の
概略構成を示す断面図である。図２（ａ）〜（ｃ），図
３（ａ）〜（ｃ）は、本発明の一実施例に係わる、Ｎチ
ャネルＳＯＩ・ＭＯＳトランジスタの製造方法の概略を
示す工程断面図である。
【００１５】まず単結晶シリコン基板１に、酸素イオン
を例えば加速電圧１５０ＫｅＶ、ドーズ量０．４×１０
18cm-2で打ち込み、１３００℃、６時間のアニールで厚
さ５００ÅのＳｉＯ2 層２と厚さ２０００ÅのＳＯＩ膜
３を形成する（図２（ａ））。
を例えば加速電圧１５０ＫｅＶ、ドーズ量０．４×１０
18cm-2で打ち込み、１３００℃、６時間のアニールで厚
さ５００ÅのＳｉＯ2 層２と厚さ２０００ÅのＳＯＩ膜
３を形成する（図２（ａ））。
【００１６】次に、ＳＯＩ膜３表面に図示しない酸化膜
を例えば厚さ２０００Åで形成し、その後、沸化アンモ
ニウム水溶液で酸化膜を除去した。この段階でＳＯＩ膜
厚は１０００Åまで薄膜化される。
を例えば厚さ２０００Åで形成し、その後、沸化アンモ
ニウム水溶液で酸化膜を除去した。この段階でＳＯＩ膜
厚は１０００Åまで薄膜化される。
【００１７】次に、ＳＯＩ膜表面に、熱酸化膜１０／シ
リコン窒化膜１１／多結晶シリコン膜１２の順番で各々
例えば厚さ５００Å／１５００Å／４０００Åで形成
し、しかる後、周知のリソグラフィーにより素子能動領
域の多結晶シリコン１２を図２（ｂ）に示す如く、パタ
ーニングした。
リコン窒化膜１１／多結晶シリコン膜１２の順番で各々
例えば厚さ５００Å／１５００Å／４０００Åで形成
し、しかる後、周知のリソグラフィーにより素子能動領
域の多結晶シリコン１２を図２（ｂ）に示す如く、パタ
ーニングした。
【００１８】その後、図２（ｃ）に示すように多結晶シ
リコンを水素燃焼酸化法により全て酸化し、厚さ８００
０Åの熱酸化膜１３を形成した。この酸化により形成さ
れる熱酸化膜１３の横方向の寸法幅は、多結晶シリコン
１２のパターン幅よりも多少大きくなる。次に熱酸化膜
１３をマスクとして、シリコン窒化膜１１をエッチング
し除去した。しかる後、酸化膜１３をマスクとしてボロ
ンイオン１４を例えば加速電圧１００ＫｅＶ、ドーズ量
５×１０12cm-2でイオン注入し、シリコン基板上にボロ
ン不純物層１５を形成した。
リコンを水素燃焼酸化法により全て酸化し、厚さ８００
０Åの熱酸化膜１３を形成した。この酸化により形成さ
れる熱酸化膜１３の横方向の寸法幅は、多結晶シリコン
１２のパターン幅よりも多少大きくなる。次に熱酸化膜
１３をマスクとして、シリコン窒化膜１１をエッチング
し除去した。しかる後、酸化膜１３をマスクとしてボロ
ンイオン１４を例えば加速電圧１００ＫｅＶ、ドーズ量
５×１０12cm-2でイオン注入し、シリコン基板上にボロ
ン不純物層１５を形成した。
【００１９】次に図３（ａ）に示す如く、熱酸化膜１３
を沸化アンモニウム水溶液で全て除去した。次いで図３
（ｂ）に示す如く水素燃焼酸化法により、シリコン窒化
膜１１をマスクとしてフィールド領域のＳＯＩ膜３を全
て酸化しフィールド酸化膜８を形成した。このフィール
ド酸化膜８は、酸化によりシリコン窒化膜１１の下部ま
で潜り込むように形成される。
を沸化アンモニウム水溶液で全て除去した。次いで図３
（ｂ）に示す如く水素燃焼酸化法により、シリコン窒化
膜１１をマスクとしてフィールド領域のＳＯＩ膜３を全
て酸化しフィールド酸化膜８を形成した。このフィール
ド酸化膜８は、酸化によりシリコン窒化膜１１の下部ま
で潜り込むように形成される。
【００２０】しかしながら、前述したように、熱酸化膜
１３を多少大きく形成しているので、シリコン窒化膜１
１も大きくパターニングされ、寸法変換差の問題を生じ
ることがない。さらに、前述したフィールド酸化膜８の
潜り込みと共に、ボロン不純物層１５は拡散により横方
向に延び、この結果、ソース、ドレインチャンネル形成
領域（ＳＯＩ膜）の最外周領域へ延在するようになる。
１３を多少大きく形成しているので、シリコン窒化膜１
１も大きくパターニングされ、寸法変換差の問題を生じ
ることがない。さらに、前述したフィールド酸化膜８の
潜り込みと共に、ボロン不純物層１５は拡散により横方
向に延び、この結果、ソース、ドレインチャンネル形成
領域（ＳＯＩ膜）の最外周領域へ延在するようになる。
【００２１】その後、シリコン窒化膜１１及びＳＯＩ膜
３表面の熱酸化膜１０をドライエッチングにより除去
し、しかる後に例えば厚さ１００Åのゲート酸化膜６を
形成し、更に周知の方法で、ゲート電極７、ソース領域
４・ドレイン領域５を形成した。ソース領域４及びドレ
イン領域５は、燐のイオン注入により形成した。
３表面の熱酸化膜１０をドライエッチングにより除去
し、しかる後に例えば厚さ１００Åのゲート酸化膜６を
形成し、更に周知の方法で、ゲート電極７、ソース領域
４・ドレイン領域５を形成した。ソース領域４及びドレ
イン領域５は、燐のイオン注入により形成した。
【００２２】その後、通常のＭＯＳトランジスタ作製方
法により、層間絶縁膜の形成、コンタクトホールの開
孔、アルミニウム配線の形成を行いＭＯＳトランジスタ
を完成した（図３（ｃ））。
法により、層間絶縁膜の形成、コンタクトホールの開
孔、アルミニウム配線の形成を行いＭＯＳトランジスタ
を完成した（図３（ｃ））。
【００２３】かくして得られた素子と従来素子とで、サ
ブスレッショールド特性の比較を行った結果を図４に示
す。図中実線で示す本実施例素子では、破線で示す従来
例で見られた寄生トランジスタによる特性の折れ曲がり
が抑制され、理想的な特性を示した。
ブスレッショールド特性の比較を行った結果を図４に示
す。図中実線で示す本実施例素子では、破線で示す従来
例で見られた寄生トランジスタによる特性の折れ曲がり
が抑制され、理想的な特性を示した。
【００２４】なお、製造工程は図２，３に限定されるも
のではなく、適宜変更可能である。また、Ｐ型、Ｎ型を
入れ換えて形成することも可能である。従って、図１に
示す相補型ＭＯＳトランジスタを形成することが可能で
ある。ここで、４，５は、それぞれボロンのイオン注入
により形成したソース・ドレイン領域、１６は燐不純物
層である。
のではなく、適宜変更可能である。また、Ｐ型、Ｎ型を
入れ換えて形成することも可能である。従って、図１に
示す相補型ＭＯＳトランジスタを形成することが可能で
ある。ここで、４，５は、それぞれボロンのイオン注入
により形成したソース・ドレイン領域、１６は燐不純物
層である。
【００２５】さらに、本発明の要旨を逸脱しない範囲で
種々変形して実施できる。
種々変形して実施できる。
【００２６】
【発明の効果】本発明によれば、寄生トランジスタの抑
制を、素子構造を複雑化、及びソース、ドレイン間のリ
ーク発生を招くことなく抑制することが可能となる。
制を、素子構造を複雑化、及びソース、ドレイン間のリ
ーク発生を招くことなく抑制することが可能となる。
【図１】本発明の概略構成断面図。
【図２】本発明の一実施例に係わる工程断面図。
【図３】図２に続く工程断面図。
【図４】本発明による半導体装置と従来装置において、
ドレイン電流とゲート電圧の関係を比較した特性図。
ドレイン電流とゲート電圧の関係を比較した特性図。
【図５】従来技術を用いた素子断面図。
１ 半導体基板 ２ 絶縁膜（ＳｉＯ2 層） ３ 単結晶半導体薄膜層（ＳＯＩ膜） ４ ソース拡散層領域 ５ ドレイン拡散層領域 ６ ゲート酸化膜 ７ ゲート電極 ８ 素子分離酸化膜 ９ 素子分離端領域 １０ 絶縁膜（ＳｉＯ2 層） １１ シリコン窒化膜 １２ 多結晶シリコン膜 １３ 絶縁膜（ＳｉＯ2 膜） １４ ボロンイオン １５ ボロン不純物層 １６ 燐不純物層
Claims (1)
- 【請求項１】 半導体基板の表面に絶縁層を介して形成
された半導体能動領域層に所定距離だけ離間してソース
領域とドレイン領域をなす一対の第一導電型の不純物拡
散領域と、 この一対の不純物拡散領域に挟まれて形成されたチャネ
ル領域と、 このチャネル領域上に、ゲート絶縁層を介してゲート電
極が形成された半導体装置において、前記半導体基板の表面部のうち、前記チャネル領域の真
下領域を除き、前記半導体能動領域層の最外周部の下部
領域を含む領域に、前記第一導電型とは異なる第二導電
型の不純物層領域が形成されている ことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05346493A JP3316023B2 (ja) | 1993-03-15 | 1993-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05346493A JP3316023B2 (ja) | 1993-03-15 | 1993-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268225A JPH06268225A (ja) | 1994-09-22 |
| JP3316023B2 true JP3316023B2 (ja) | 2002-08-19 |
Family
ID=12943590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05346493A Expired - Fee Related JP3316023B2 (ja) | 1993-03-15 | 1993-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316023B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2650890A4 (en) | 2010-12-07 | 2015-11-04 | Rubycon Corp | CAPACITOR, HOUSER FOR CAPACITOR, AND SUBSTRATE WITH CIRCUIT |
| JP7333755B2 (ja) * | 2018-01-05 | 2023-08-25 | 株式会社Adeka | エッチング液組成物及びエッチング方法 |
-
1993
- 1993-03-15 JP JP05346493A patent/JP3316023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268225A (ja) | 1994-09-22 |
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