JP4265889B2 - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4265889B2 JP4265889B2 JP2002181953A JP2002181953A JP4265889B2 JP 4265889 B2 JP4265889 B2 JP 4265889B2 JP 2002181953 A JP2002181953 A JP 2002181953A JP 2002181953 A JP2002181953 A JP 2002181953A JP 4265889 B2 JP4265889 B2 JP 4265889B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- forming
- body region
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来より、絶縁ゲート型電界効果トランジスタの微細化を図りつつドレイン部分の電界を低くして耐圧を高める為に、以下のような方法がとられてきた。
従来の絶縁ゲート型電界効果トランジスタの製造方法を、図６、図７の工程順断面図に従って説明する。ここでは例としてNchMOSトランジスタをSOI基板(silicon on insulator)上に形成する場合について述べるが、基板がバルクシリコンである場合にもウェルを形成する工程がある以外は同様の工程となる。
【０００３】
図６（ａ）は、支持基板１上にシリコン酸化膜2が形成され、前記シリコン酸化膜2の上にシリコン活性層3が形成された、SOI基板を示している。この構造は、シリコン基板に酸素をイオン注入した後に高温熱処理により酸化膜とシリコン活性層を形成するSIMOXや、支持基板上にシリコン酸化膜を形成後シリコンを貼り合わせ、その後シリコンを研磨して薄膜化しシリコン活性層を形成する貼り合わせ法により実現する。
【０００４】
図６（ｂ）は、フィールド酸化膜6、素子領域5、及びゲート酸化膜13をシリコン活性層３に形成する工程を示す。この工程では、素子領域5はイオン注入によりP型にドーピングされる。素子領域5は、後の工程でトランジスタのボディー領域となる部分であり、このイオン注入によりP型不純物濃度が決定される。従って、P型不純物濃度は閾値を考慮して設定される。
図6（ｃ）は、前記ゲート酸化膜13の上にゲート電極１４を形成する工程を示す。
【０００５】
図6（ｄ）は、前記ゲート電極14をマスクにして自己整合的にN型のLDD（lightly doped drain）領域12を形成する工程を示す。LDD領域12を形成すると、ゲート電極14の直下部分はボディー領域11となる。ここで、ドレイン電界を低減するためにはLDD領域12のN型不純物濃度はできるだけ低いことが望ましい。しかしながら、前記図6（ｂ）の工程で形成した素子領域5のP型不純物濃度より低く形成することは制御性の点から困難である。従って、LDD領域12のN型不純物濃度は、ボディー領域11のP型不純物濃度より高く形成せざるを得ない。
【０００６】
図７（ａ）は、N型のソース領域7とドレイン領域8を形成する工程を示す。N型のソース領域7とドレイン領域8は、通常はゲート電極14の側面に図示しないサイドウォールを形成した後にイオン注入することで形成されるが、これも図示しないレジストをマスクにしたイオン注入で形成することもある。
図７（ｂ）は、層間絶縁膜15を堆積する工程を示す。
図７（ｃ）は、層間絶縁膜15の一部にコンタクトホール19を開け、更にメタル配線16を形成する工程を示す。以上のような工程により、図7（ｃ）に示されるような絶縁ゲート型電界効果トランジスタが完成する。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＬＤＤ構造の絶縁ゲート型電界効果トランジスタの製造方法には以下のような問題点がある。
【０００８】
ボディー領域の形成のドーピングに重ねて、LDD領域形成のドーピングが行われるため、LDD領域の不純物濃度をボディー領域の不純物濃度より低く形成することが制御性の面で困難である。従って、LDD領域の不純物濃度はボディー領域の不純物濃度より高く形成せざるを得ない。従って、完成した絶縁ゲート型電界効果トランジスタにおいて、ボディーとドレインの間の電界が高いため耐圧が低下する。また、空乏層はドレイン側よりもボディー側に長く伸びるため、チャネル長変調が大きくなり、飽和特性を用いるアナログ用の特性が悪化する。
【０００９】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【００１０】
絶縁ゲート型電界効果トランジスタの製造方法において、支持基板上に、シリコン酸化膜及び、前記シリコン酸化膜上の所望の不純物濃度のシリコン活性層を形成する第一の工程と、第一導電型のソース領域及び第一導電型のドレイン領域を形成する第二の工程と、前記ドレイン領域と所望の間隔を開けて、前記シリコン活性層の一部を第二導電型にドーピングしてボディー領域を形成する第三の工程と、前記ボディー領域表面に、ゲート酸化膜を形成する第四の工程と、前記ゲート酸化膜上にゲート電極を形成する第五の工程と、を有することとした。
【００１１】
【発明の実施の実施の形態】
以下に、本発明の好適な第一の実施例を図1、図2の工程順断面図に従って説明する。ここでは例としてNchMOSトランジスタの場合について述べる。
【００１２】
図1（ａ）は、支持基板１上にシリコン酸化膜2が例えば100nmの厚さで形成され、前記シリコン酸化膜2の上にシリコン活性層3が例えば50nmの厚さに形成された、SOI基板を示している。ここでシリコン活性層3の不純物はP型N型のいずれでもかまわないが、不純物濃度は後述する図１（ｂ）の工程で形成される素子領域5の不純物濃度より充分低くなるように形成しなければならない。
【００１３】
図１（ｂ）は、フィールド酸化膜6を形成して素子分離を行い、素子領域5を形成した後に、犠牲酸化膜４を形成する工程を示す。NchMOSトランジスタを形成する場合には、素子領域5をイオン注入によりN型にドーピングし、後の工程でLDD領域となる部分のN型不純物濃度を決定する。また、ここでは説明しないがPchMOSトランジスタを形成する場合には、素子領域5をP型にドーピングする。ここで形成される素子領域5のN型不純物濃度を、後述する図１(ｄ)で形成されるボディー領域11のP型不純物濃度より充分低くなるように形成することで、ドレイン側の空乏層はチャネル側よりもドレイン側に大きく伸びる。
【００１４】
例えば、ボディー領域11のP型不純物濃度を1E16cm-3に形成するのであれば、当然、素子領域5のN型不純物野濃度は1E16cm-3より低く形成しなければならない。また、ビルトインポテンシャルのみでLDD領域全てが空乏化しないと、寄生抵抗が大きくなり、トランジスタの駆動能力が小さくなるので、LDD領域の長さが例えば1ミクロンｍの場合、LDD領域の濃度は1E15cm-3以下でなければならない。Asを加速エネルギー80ｋeVでドーズ量5E9cm-2程度イオン注入した場合、厚さ50nmのシリコン活性層3のN型不純物濃度は１E15cm-3となる。
【００１５】
図1（ｃ）は、フォトリソ工程を用いて前記犠牲酸化膜４越しにN型不純物のイオン注入を行い、ソース領域７及びドレイン領域8を形成する工程を示す。例えばAsを加速エネルギー80keVでドーズ量5E14cm-2程度イオン注入した場合、ソース領域７及びドレイン領域8のN型不純物濃度は１E20cm-3と なる。
【００１６】
図1（ｄ）は、フォトリソ工程を用いて前記犠牲酸化膜4越しにP型不純物のイオン注入を行い、P型ボディー領域11を形成する工程を示す。ここでトランジスタのチャネル長が決定され、P型ボディー領域11と前記ドレイン領域8との間隔がLDD領域の長さとなる。ソースとドレインの電圧が入れ替わる用途のトランジスタでは、ソース領域７とドレイン領域８の両方とチャネル領域11との間に所望の間隔を開ける。
【００１７】
ここで、P型ボディー領域11の不純物濃度は、NchMOSトランジスタの所望の閾値（Vth）を得られるように設定する。ここで形成するP型ボディー領域11の不純物濃度は、制御性を高めるために図１（ｂ）で形成した素子領域5の不純物濃度より充分に高くなければならない。例えば、BF2を加速エネルギー30keVでドーズ量5E10cm-2程度イオン注入した場合、P型ボディー領域11の不純物濃度は1E16cm-3となる。ボディー領域形成のためのイオン注入後に犠牲酸化膜は除去する。
【００１８】
図２（ａ）は、P型ボディー領域11の表面にゲート酸化膜13を形成する工程を示す。
図２（ｂ）は、ゲート酸化膜13の上にゲート電極14を形成する工程を示す。
図２（ｃ）は、層間絶縁膜15を堆積する工程を示す。
図２（ｄ）は、層間絶縁膜15の一部にコンタクトホールを開け、更にメタル配線16を形成する工程を示す。
【００１９】
以上のような工程により、図２（ｄ）に示されるような絶縁ゲート型電界効果トランジスタが完成する。LDD領域のドーピングは、ボディー領域のドーピングより前であるために、LDD領域の不純物濃度をボディー領域の不純物濃度より低くしかも制御性良く形成できる。
【００２０】
本実施例においては、LDD領域の不純物濃度をボディー領域の不純物濃度に比較して各段に低くすることが可能である。従って、不純物濃度を更に低くした場合、例えば1E13cm-3以下の場合には、図１（ｂ）の工程でN型またはP型にドーピングする工程を削減することが可能である。シリコン活性層3の不純物濃度が充分低い場合には、ドレイン−ソース間に電圧がかかっていない場合にもビルトインポテンシャルのみでLDD領域が完全に空乏化するから、LDD領域がP型であってもN型であっても最大電界やリーク電流に差が出ないからである。ビルトインポテンシャルのみでLDD領域が完全に空乏化するような低不純物濃度のシリコン層は、SOI基板以外の例えばエピタキシャル基板では不可能である。したがって、本実施例のようにSOI基板と組み合わせた場合に効果が大きい。
【００２１】
本実施例では、NchMOSトランジスタの製造方法について述べたが、PchMosトランジスタの場合も同様である。但し、インパクトイオン効果による耐圧の低下はNchMOSトランジスタに顕著であるため、NchMOSトランジスタの場合に本実施例の効果は大きい。
【００２２】
以下に、本発明の好適な第二の実施例を図3、図4、図5の工程順断面図に従って説明する。ここでは例としてNchMOSトランジスタの場合について述べる。
【００２３】
図３（ａ）は、支持基板１上にシリコン酸化膜2が例えば100nmの厚さで形成され、前記シリコン酸化膜2の上にシリコン活性層3が例えば50nmの厚さに形成された、SOI基板を示している。ここでシリコン活性層3の不純物はP型N型のいずれでもかまわないが、不純物濃度は後述する図３（ｂ）の工程で形成される素子領域5の不純物濃度より充分低くなるように形成しなければならない。
【００２４】
図３（ｂ）は、フィールド酸化膜6を形成して素子分離を行い、素子領域5を形成した後に、犠牲酸化膜４を形成する工程を示す。 NchMOSトランジスタを形成する場合には、素子領域5をイオン注入によりN型にドーピングし、後の工程でLDD領域となる部分のN型不純物濃度を決定する。また、ここでは説明しないがPchMOSトランジスタを形成する場合には、素子領域5をP型にドーピングする。ここで形成される素子領域5のN型不純物濃度を、後述する図４（ｂ）で形成されるボディー領域11のP型不純物濃度より充分低くなるように形成することで、ドレイン側の空乏層はチャネル側よりもドレイン側に大きく伸びる。
【００２５】
例えば、ボディー領域11のP型不純物濃度を1E16cm-3に形成するのであれば、当然、素子領域5のN型不純物野濃度は1E16cm-3より低く形成しなければならない。また、ビルトインポテンシャルのみでLDD領域全てが空乏化しないと、寄生抵抗が大きくなり、トランジスタの駆動能力が小さくなるので、LDD領域の長さが例えば1ミクロンｍの場合、LDD領域の濃度は1E15cm-3以下でなければならない。Asを加速エネルギー80ｋeVでドーズ量5E9cm-2程度イオン注入した場合、厚さ50nmのシリコン活性層3のN型不純物濃度は１E15cm-3となる。
【００２６】
図３（ｃ）は、フォトリソ工程を用いて前記犠牲酸化膜４越しにN型不純物のイオン注入を行い、ソース領域７及びドレイン領域8を形成する工程を示す。例えばAsを加速エネルギー80keVでドーズ量5E14cm-2程度イオン注入した場合、ソース領域７及びドレイン領域8のN型不純物濃度は１E20cm-3と なる。
【００２７】
図３（ｄ）は、酸化膜9を堆積する工程を示す。ここで堆積する酸化膜9は図４（ａ）の工程での窓開けの精度を高くするために、ある程度緻密な酸化膜であることが必要であるから、温度600から800℃でのLPCVDによる酸化膜形成が望ましい。
【００２８】
図４（ａ）は、前記酸化膜9の一部分をエッチングして窓開けする工程を示す。ここで窓開けした部分がMOSトランジスタのゲート部分となりチャネル長が決定され、また窓開けした部分と前記ドレイン領域8との間隔がLDD領域の長さとなる。ソースとドレインの電圧が入れ替わる用途のトランジスタでは、ソース領域７とドレイン領域８の両方と窓開け部分の間に所望の間隔を開ける。
【００２９】
図４（ｂ）は、前記酸化膜9の窓の部分にイオン注入を行い、P型ボディー領域11を形成する工程を示す。ここで、P型ボディー領域11の不純物濃度は、NchMOSトランジスタの所望の閾値（Vth）を得られるように設定する。ここで形成するP型ボディー領域11の不純物濃度は、制御性を高めるために図３（ｂ）で形成した素子領域5の不純物濃度より充分に高くなければならない。例えば、BF2を加速エネルギー30keVでドーズ量5E10cm-2程度イオン注入した場合、P型ボディー領域11の不純物濃度は1E16cm-3となる。尚この工程では、図には描いていないが、イオン注入の前に新たに犠牲酸化膜を形成し、イオン注入を行うことがボディー領域11のダメージ抑制と、イオン注入時のチャネリング防止の上から望ましい。犠牲酸化膜を形成した場合には、ボディー領域形成のためのイオン注入後に犠牲酸化膜を除去する。
【００３０】
図４（ｃ）は、P型ボディー領域11の表面にゲート酸化膜13を形成する工程を示す。
図５（ａ）は、ゲート酸化膜13の上にゲート電極14を形成する工程を示す。
図３（ｄ）と図４（ａ）の工程で酸化膜9の窓を形成してボディー領域11をドーピングしたので、ゲート電極14はP型ボディー領域11とずれることなく形成される。従ってマスクの合わせずれなどの原因で、P型ボディー領域11上にゲート電極14が無い部分ができて電流値が低下する等の不良が発生しない。
【００３１】
図５（ｂ）は、層間絶縁膜15を堆積する工程を示す。
図５（ｃ）は、層間絶縁膜15の一部にコンタクトホールを開け、更にメタル配線16を形成する工程を示す。
【００３２】
以上のような工程により、図５（ｃ）に示されるような絶縁ゲート型電界効果トランジスタが完成する。LDD領域のドーピングは、ボディー領域のドーピングより前であるために、LDD領域の不純物濃度をボディー領域の不純物濃度より低くしかも制御性良く形成できる。
【００３３】
本実施例においては、LDD領域の不純物濃度をボディー領域の不純物濃度に比較して各段に低くすることが可能である。従って、不純物濃度を更に低くした場合、例えば1E13cm-3以下の場合には、図３（ｂ）の工程でN型またはP型にドーピングする工程を削減することが可能である。シリコン活性層3の不純物濃度が充分低い場合には、ドレイン−ソース間に電圧がかかっていない場合にもビルトインポテンシャルのみでLDD領域が完全に空乏化するから、LDD領域がP型であってもN型であっても最大電界やリーク電流に差が出ないからである。ビルトインポテンシャルのみでLDD領域が完全に空乏化するような低不純物濃度のシリコン層は、SOI基板以外の例えばエピタキシャル基板では不可能である。したがって、本実施例のようにSOI基板と組み合わせた場合に効果が大きい。
【００３４】
本実施例では、NchMOSトランジスタの製造方法について述べたが、PchMosトランジスタの場合も同様である。但し、インパクトイオン効果による耐圧の低下はNchMOSトランジスタに顕著であるため、NchMOSトランジスタの場合に本実施例の効果は大きい。
【００３５】
以下に、本発明の好適な第三の実施例を図8に従って説明する。ここでは例としてNchMOSトランジスタの場合について述べる。
【００３６】
図８（ａ）は、前記第二の実施例で説明した図４（ａ）の工程に相当する平面図である。図３（ｄ）の工程で形成した酸化膜9の一部分をエッチングして窓開けする工程であるが、その際に、ボディー領域形成のための窓１７をシリコン活性層3の巾より大きく形成する。また、この工程での酸化膜のエッチングは、ボディー領域11の端部のバーズビークが完全に除去されるように行う。
【００３７】
図８（ｂ）は、前記第二の実施例で説明した図４（ｂ）の工程に相当する平面図である。前記ボディー領域形成のための窓１７の部分にBF2のイオン注入を行い、P型ボディー領域11を形成する工程を示す。ここで、ボディー領域端部18をボディー領域11より高い不純物濃度に形成する。具体的には、ボディー領域11の形成のためのイオン注入の他に、フォトリソ工程を１度追加してボディー領域端部18にイオン注入を行う。この工程により、ボディー領域端部のボロン濃度が高くなりオフリークが低減される。
【００３８】
更に前記第二の実施例で説明した図４（ｃ）の工程に相当する工程でゲート酸化膜を形成する。この工程は、前記図８（ａ）の工程でボディー領域11の端部のバーズビークが完全に除去された際に、そこで支持基板1とボディー領域端部18との間のシリコン酸化膜3が除去されて絶縁不良を起こす危険を低減する効果を持つ。以上説明した以外は全て前記第二の実施例と同様にNchMOSトランジスタを形成する。
【００３９】
このように第三の実施例によれば、ボディー領域端部でオフリークを低減し、かつボディー領域端部と支持基板の間の絶縁不良の危険の低いNchMOSトランジスタが得られる。ボディー領域端部でのオフリーク低減のために、フィールド酸化前に素子領域以外の部分にフィールドドープを行う方法もあるが、その場合素子領域端部はバーズビーク分フィールドドープ領域から遠くなるため不純物濃度が低くなり、オフリーク低減の効果は低い。従って、本実施例の方がオフリーク低減の効果が大きい。
【００４０】
【発明の効果】
本発明によって、LDD領域の不純物濃度をボディー領域の不純物濃度より低くかつ制御性良く形成できる。従って製造した絶縁ゲート型電界効果トランジスタのドレイン耐圧が高くなる。特にインパクトイオンによる耐圧低下の防止に効果が高い。また、ドレインとボディーとの間の空乏層は、ドレイン側に伸びてボディー側にはあまり伸びない。従って、同一のL長で比較した場合、チャネル長変調が従来のトランジスタより小さくなり、飽和特性を使うアナログ特性が向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図２】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図３】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図４】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図５】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図６】従来の半導体装置の製造方法の製造工程順概略断面図である。
【図７】従来の半導体装置の製造方法の製造工程順概略断面図である。
【図８】本願発明の第３の実施例の製造方法を示す平面図である。
【符号の説明】
１ 支持基板
２ シリコン酸化膜
３ シリコン活性層
４ 犠牲酸化膜
５ 素子領域
６ フィールド酸化膜
７ ソース領域
８ ドレイン領域
９ 酸化膜
１１ ボディー領域
１２ LDD領域
１３ ゲート酸化膜
１４ ゲート電極
１５ 層間絶縁膜
１６ メタル配線
１７ ボディー領域形成のための窓
１８ ボディー領域端部
１９ コンタクトホール
【発明の属する技術分野】
本発明は絶縁ゲート型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来より、絶縁ゲート型電界効果トランジスタの微細化を図りつつドレイン部分の電界を低くして耐圧を高める為に、以下のような方法がとられてきた。
従来の絶縁ゲート型電界効果トランジスタの製造方法を、図６、図７の工程順断面図に従って説明する。ここでは例としてNchMOSトランジスタをSOI基板(silicon on insulator)上に形成する場合について述べるが、基板がバルクシリコンである場合にもウェルを形成する工程がある以外は同様の工程となる。
【０００３】
図６（ａ）は、支持基板１上にシリコン酸化膜2が形成され、前記シリコン酸化膜2の上にシリコン活性層3が形成された、SOI基板を示している。この構造は、シリコン基板に酸素をイオン注入した後に高温熱処理により酸化膜とシリコン活性層を形成するSIMOXや、支持基板上にシリコン酸化膜を形成後シリコンを貼り合わせ、その後シリコンを研磨して薄膜化しシリコン活性層を形成する貼り合わせ法により実現する。
【０００４】
図６（ｂ）は、フィールド酸化膜6、素子領域5、及びゲート酸化膜13をシリコン活性層３に形成する工程を示す。この工程では、素子領域5はイオン注入によりP型にドーピングされる。素子領域5は、後の工程でトランジスタのボディー領域となる部分であり、このイオン注入によりP型不純物濃度が決定される。従って、P型不純物濃度は閾値を考慮して設定される。
図6（ｃ）は、前記ゲート酸化膜13の上にゲート電極１４を形成する工程を示す。
【０００５】
図6（ｄ）は、前記ゲート電極14をマスクにして自己整合的にN型のLDD（lightly doped drain）領域12を形成する工程を示す。LDD領域12を形成すると、ゲート電極14の直下部分はボディー領域11となる。ここで、ドレイン電界を低減するためにはLDD領域12のN型不純物濃度はできるだけ低いことが望ましい。しかしながら、前記図6（ｂ）の工程で形成した素子領域5のP型不純物濃度より低く形成することは制御性の点から困難である。従って、LDD領域12のN型不純物濃度は、ボディー領域11のP型不純物濃度より高く形成せざるを得ない。
【０００６】
図７（ａ）は、N型のソース領域7とドレイン領域8を形成する工程を示す。N型のソース領域7とドレイン領域8は、通常はゲート電極14の側面に図示しないサイドウォールを形成した後にイオン注入することで形成されるが、これも図示しないレジストをマスクにしたイオン注入で形成することもある。
図７（ｂ）は、層間絶縁膜15を堆積する工程を示す。
図７（ｃ）は、層間絶縁膜15の一部にコンタクトホール19を開け、更にメタル配線16を形成する工程を示す。以上のような工程により、図7（ｃ）に示されるような絶縁ゲート型電界効果トランジスタが完成する。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＬＤＤ構造の絶縁ゲート型電界効果トランジスタの製造方法には以下のような問題点がある。
【０００８】
ボディー領域の形成のドーピングに重ねて、LDD領域形成のドーピングが行われるため、LDD領域の不純物濃度をボディー領域の不純物濃度より低く形成することが制御性の面で困難である。従って、LDD領域の不純物濃度はボディー領域の不純物濃度より高く形成せざるを得ない。従って、完成した絶縁ゲート型電界効果トランジスタにおいて、ボディーとドレインの間の電界が高いため耐圧が低下する。また、空乏層はドレイン側よりもボディー側に長く伸びるため、チャネル長変調が大きくなり、飽和特性を用いるアナログ用の特性が悪化する。
【０００９】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。
【００１０】
絶縁ゲート型電界効果トランジスタの製造方法において、支持基板上に、シリコン酸化膜及び、前記シリコン酸化膜上の所望の不純物濃度のシリコン活性層を形成する第一の工程と、第一導電型のソース領域及び第一導電型のドレイン領域を形成する第二の工程と、前記ドレイン領域と所望の間隔を開けて、前記シリコン活性層の一部を第二導電型にドーピングしてボディー領域を形成する第三の工程と、前記ボディー領域表面に、ゲート酸化膜を形成する第四の工程と、前記ゲート酸化膜上にゲート電極を形成する第五の工程と、を有することとした。
【００１１】
【発明の実施の実施の形態】
以下に、本発明の好適な第一の実施例を図1、図2の工程順断面図に従って説明する。ここでは例としてNchMOSトランジスタの場合について述べる。
【００１２】
図1（ａ）は、支持基板１上にシリコン酸化膜2が例えば100nmの厚さで形成され、前記シリコン酸化膜2の上にシリコン活性層3が例えば50nmの厚さに形成された、SOI基板を示している。ここでシリコン活性層3の不純物はP型N型のいずれでもかまわないが、不純物濃度は後述する図１（ｂ）の工程で形成される素子領域5の不純物濃度より充分低くなるように形成しなければならない。
【００１３】
図１（ｂ）は、フィールド酸化膜6を形成して素子分離を行い、素子領域5を形成した後に、犠牲酸化膜４を形成する工程を示す。NchMOSトランジスタを形成する場合には、素子領域5をイオン注入によりN型にドーピングし、後の工程でLDD領域となる部分のN型不純物濃度を決定する。また、ここでは説明しないがPchMOSトランジスタを形成する場合には、素子領域5をP型にドーピングする。ここで形成される素子領域5のN型不純物濃度を、後述する図１(ｄ)で形成されるボディー領域11のP型不純物濃度より充分低くなるように形成することで、ドレイン側の空乏層はチャネル側よりもドレイン側に大きく伸びる。
【００１４】
例えば、ボディー領域11のP型不純物濃度を1E16cm-3に形成するのであれば、当然、素子領域5のN型不純物野濃度は1E16cm-3より低く形成しなければならない。また、ビルトインポテンシャルのみでLDD領域全てが空乏化しないと、寄生抵抗が大きくなり、トランジスタの駆動能力が小さくなるので、LDD領域の長さが例えば1ミクロンｍの場合、LDD領域の濃度は1E15cm-3以下でなければならない。Asを加速エネルギー80ｋeVでドーズ量5E9cm-2程度イオン注入した場合、厚さ50nmのシリコン活性層3のN型不純物濃度は１E15cm-3となる。
【００１５】
図1（ｃ）は、フォトリソ工程を用いて前記犠牲酸化膜４越しにN型不純物のイオン注入を行い、ソース領域７及びドレイン領域8を形成する工程を示す。例えばAsを加速エネルギー80keVでドーズ量5E14cm-2程度イオン注入した場合、ソース領域７及びドレイン領域8のN型不純物濃度は１E20cm-3と なる。
【００１６】
図1（ｄ）は、フォトリソ工程を用いて前記犠牲酸化膜4越しにP型不純物のイオン注入を行い、P型ボディー領域11を形成する工程を示す。ここでトランジスタのチャネル長が決定され、P型ボディー領域11と前記ドレイン領域8との間隔がLDD領域の長さとなる。ソースとドレインの電圧が入れ替わる用途のトランジスタでは、ソース領域７とドレイン領域８の両方とチャネル領域11との間に所望の間隔を開ける。
【００１７】
ここで、P型ボディー領域11の不純物濃度は、NchMOSトランジスタの所望の閾値（Vth）を得られるように設定する。ここで形成するP型ボディー領域11の不純物濃度は、制御性を高めるために図１（ｂ）で形成した素子領域5の不純物濃度より充分に高くなければならない。例えば、BF2を加速エネルギー30keVでドーズ量5E10cm-2程度イオン注入した場合、P型ボディー領域11の不純物濃度は1E16cm-3となる。ボディー領域形成のためのイオン注入後に犠牲酸化膜は除去する。
【００１８】
図２（ａ）は、P型ボディー領域11の表面にゲート酸化膜13を形成する工程を示す。
図２（ｂ）は、ゲート酸化膜13の上にゲート電極14を形成する工程を示す。
図２（ｃ）は、層間絶縁膜15を堆積する工程を示す。
図２（ｄ）は、層間絶縁膜15の一部にコンタクトホールを開け、更にメタル配線16を形成する工程を示す。
【００１９】
以上のような工程により、図２（ｄ）に示されるような絶縁ゲート型電界効果トランジスタが完成する。LDD領域のドーピングは、ボディー領域のドーピングより前であるために、LDD領域の不純物濃度をボディー領域の不純物濃度より低くしかも制御性良く形成できる。
【００２０】
本実施例においては、LDD領域の不純物濃度をボディー領域の不純物濃度に比較して各段に低くすることが可能である。従って、不純物濃度を更に低くした場合、例えば1E13cm-3以下の場合には、図１（ｂ）の工程でN型またはP型にドーピングする工程を削減することが可能である。シリコン活性層3の不純物濃度が充分低い場合には、ドレイン−ソース間に電圧がかかっていない場合にもビルトインポテンシャルのみでLDD領域が完全に空乏化するから、LDD領域がP型であってもN型であっても最大電界やリーク電流に差が出ないからである。ビルトインポテンシャルのみでLDD領域が完全に空乏化するような低不純物濃度のシリコン層は、SOI基板以外の例えばエピタキシャル基板では不可能である。したがって、本実施例のようにSOI基板と組み合わせた場合に効果が大きい。
【００２１】
本実施例では、NchMOSトランジスタの製造方法について述べたが、PchMosトランジスタの場合も同様である。但し、インパクトイオン効果による耐圧の低下はNchMOSトランジスタに顕著であるため、NchMOSトランジスタの場合に本実施例の効果は大きい。
【００２２】
以下に、本発明の好適な第二の実施例を図3、図4、図5の工程順断面図に従って説明する。ここでは例としてNchMOSトランジスタの場合について述べる。
【００２３】
図３（ａ）は、支持基板１上にシリコン酸化膜2が例えば100nmの厚さで形成され、前記シリコン酸化膜2の上にシリコン活性層3が例えば50nmの厚さに形成された、SOI基板を示している。ここでシリコン活性層3の不純物はP型N型のいずれでもかまわないが、不純物濃度は後述する図３（ｂ）の工程で形成される素子領域5の不純物濃度より充分低くなるように形成しなければならない。
【００２４】
図３（ｂ）は、フィールド酸化膜6を形成して素子分離を行い、素子領域5を形成した後に、犠牲酸化膜４を形成する工程を示す。 NchMOSトランジスタを形成する場合には、素子領域5をイオン注入によりN型にドーピングし、後の工程でLDD領域となる部分のN型不純物濃度を決定する。また、ここでは説明しないがPchMOSトランジスタを形成する場合には、素子領域5をP型にドーピングする。ここで形成される素子領域5のN型不純物濃度を、後述する図４（ｂ）で形成されるボディー領域11のP型不純物濃度より充分低くなるように形成することで、ドレイン側の空乏層はチャネル側よりもドレイン側に大きく伸びる。
【００２５】
例えば、ボディー領域11のP型不純物濃度を1E16cm-3に形成するのであれば、当然、素子領域5のN型不純物野濃度は1E16cm-3より低く形成しなければならない。また、ビルトインポテンシャルのみでLDD領域全てが空乏化しないと、寄生抵抗が大きくなり、トランジスタの駆動能力が小さくなるので、LDD領域の長さが例えば1ミクロンｍの場合、LDD領域の濃度は1E15cm-3以下でなければならない。Asを加速エネルギー80ｋeVでドーズ量5E9cm-2程度イオン注入した場合、厚さ50nmのシリコン活性層3のN型不純物濃度は１E15cm-3となる。
【００２６】
図３（ｃ）は、フォトリソ工程を用いて前記犠牲酸化膜４越しにN型不純物のイオン注入を行い、ソース領域７及びドレイン領域8を形成する工程を示す。例えばAsを加速エネルギー80keVでドーズ量5E14cm-2程度イオン注入した場合、ソース領域７及びドレイン領域8のN型不純物濃度は１E20cm-3と なる。
【００２７】
図３（ｄ）は、酸化膜9を堆積する工程を示す。ここで堆積する酸化膜9は図４（ａ）の工程での窓開けの精度を高くするために、ある程度緻密な酸化膜であることが必要であるから、温度600から800℃でのLPCVDによる酸化膜形成が望ましい。
【００２８】
図４（ａ）は、前記酸化膜9の一部分をエッチングして窓開けする工程を示す。ここで窓開けした部分がMOSトランジスタのゲート部分となりチャネル長が決定され、また窓開けした部分と前記ドレイン領域8との間隔がLDD領域の長さとなる。ソースとドレインの電圧が入れ替わる用途のトランジスタでは、ソース領域７とドレイン領域８の両方と窓開け部分の間に所望の間隔を開ける。
【００２９】
図４（ｂ）は、前記酸化膜9の窓の部分にイオン注入を行い、P型ボディー領域11を形成する工程を示す。ここで、P型ボディー領域11の不純物濃度は、NchMOSトランジスタの所望の閾値（Vth）を得られるように設定する。ここで形成するP型ボディー領域11の不純物濃度は、制御性を高めるために図３（ｂ）で形成した素子領域5の不純物濃度より充分に高くなければならない。例えば、BF2を加速エネルギー30keVでドーズ量5E10cm-2程度イオン注入した場合、P型ボディー領域11の不純物濃度は1E16cm-3となる。尚この工程では、図には描いていないが、イオン注入の前に新たに犠牲酸化膜を形成し、イオン注入を行うことがボディー領域11のダメージ抑制と、イオン注入時のチャネリング防止の上から望ましい。犠牲酸化膜を形成した場合には、ボディー領域形成のためのイオン注入後に犠牲酸化膜を除去する。
【００３０】
図４（ｃ）は、P型ボディー領域11の表面にゲート酸化膜13を形成する工程を示す。
図５（ａ）は、ゲート酸化膜13の上にゲート電極14を形成する工程を示す。
図３（ｄ）と図４（ａ）の工程で酸化膜9の窓を形成してボディー領域11をドーピングしたので、ゲート電極14はP型ボディー領域11とずれることなく形成される。従ってマスクの合わせずれなどの原因で、P型ボディー領域11上にゲート電極14が無い部分ができて電流値が低下する等の不良が発生しない。
【００３１】
図５（ｂ）は、層間絶縁膜15を堆積する工程を示す。
図５（ｃ）は、層間絶縁膜15の一部にコンタクトホールを開け、更にメタル配線16を形成する工程を示す。
【００３２】
以上のような工程により、図５（ｃ）に示されるような絶縁ゲート型電界効果トランジスタが完成する。LDD領域のドーピングは、ボディー領域のドーピングより前であるために、LDD領域の不純物濃度をボディー領域の不純物濃度より低くしかも制御性良く形成できる。
【００３３】
本実施例においては、LDD領域の不純物濃度をボディー領域の不純物濃度に比較して各段に低くすることが可能である。従って、不純物濃度を更に低くした場合、例えば1E13cm-3以下の場合には、図３（ｂ）の工程でN型またはP型にドーピングする工程を削減することが可能である。シリコン活性層3の不純物濃度が充分低い場合には、ドレイン−ソース間に電圧がかかっていない場合にもビルトインポテンシャルのみでLDD領域が完全に空乏化するから、LDD領域がP型であってもN型であっても最大電界やリーク電流に差が出ないからである。ビルトインポテンシャルのみでLDD領域が完全に空乏化するような低不純物濃度のシリコン層は、SOI基板以外の例えばエピタキシャル基板では不可能である。したがって、本実施例のようにSOI基板と組み合わせた場合に効果が大きい。
【００３４】
本実施例では、NchMOSトランジスタの製造方法について述べたが、PchMosトランジスタの場合も同様である。但し、インパクトイオン効果による耐圧の低下はNchMOSトランジスタに顕著であるため、NchMOSトランジスタの場合に本実施例の効果は大きい。
【００３５】
以下に、本発明の好適な第三の実施例を図8に従って説明する。ここでは例としてNchMOSトランジスタの場合について述べる。
【００３６】
図８（ａ）は、前記第二の実施例で説明した図４（ａ）の工程に相当する平面図である。図３（ｄ）の工程で形成した酸化膜9の一部分をエッチングして窓開けする工程であるが、その際に、ボディー領域形成のための窓１７をシリコン活性層3の巾より大きく形成する。また、この工程での酸化膜のエッチングは、ボディー領域11の端部のバーズビークが完全に除去されるように行う。
【００３７】
図８（ｂ）は、前記第二の実施例で説明した図４（ｂ）の工程に相当する平面図である。前記ボディー領域形成のための窓１７の部分にBF2のイオン注入を行い、P型ボディー領域11を形成する工程を示す。ここで、ボディー領域端部18をボディー領域11より高い不純物濃度に形成する。具体的には、ボディー領域11の形成のためのイオン注入の他に、フォトリソ工程を１度追加してボディー領域端部18にイオン注入を行う。この工程により、ボディー領域端部のボロン濃度が高くなりオフリークが低減される。
【００３８】
更に前記第二の実施例で説明した図４（ｃ）の工程に相当する工程でゲート酸化膜を形成する。この工程は、前記図８（ａ）の工程でボディー領域11の端部のバーズビークが完全に除去された際に、そこで支持基板1とボディー領域端部18との間のシリコン酸化膜3が除去されて絶縁不良を起こす危険を低減する効果を持つ。以上説明した以外は全て前記第二の実施例と同様にNchMOSトランジスタを形成する。
【００３９】
このように第三の実施例によれば、ボディー領域端部でオフリークを低減し、かつボディー領域端部と支持基板の間の絶縁不良の危険の低いNchMOSトランジスタが得られる。ボディー領域端部でのオフリーク低減のために、フィールド酸化前に素子領域以外の部分にフィールドドープを行う方法もあるが、その場合素子領域端部はバーズビーク分フィールドドープ領域から遠くなるため不純物濃度が低くなり、オフリーク低減の効果は低い。従って、本実施例の方がオフリーク低減の効果が大きい。
【００４０】
【発明の効果】
本発明によって、LDD領域の不純物濃度をボディー領域の不純物濃度より低くかつ制御性良く形成できる。従って製造した絶縁ゲート型電界効果トランジスタのドレイン耐圧が高くなる。特にインパクトイオンによる耐圧低下の防止に効果が高い。また、ドレインとボディーとの間の空乏層は、ドレイン側に伸びてボディー側にはあまり伸びない。従って、同一のL長で比較した場合、チャネル長変調が従来のトランジスタより小さくなり、飽和特性を使うアナログ特性が向上する。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図２】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図３】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図４】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図５】本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図６】従来の半導体装置の製造方法の製造工程順概略断面図である。
【図７】従来の半導体装置の製造方法の製造工程順概略断面図である。
【図８】本願発明の第３の実施例の製造方法を示す平面図である。
【符号の説明】
１ 支持基板
２ シリコン酸化膜
３ シリコン活性層
４ 犠牲酸化膜
５ 素子領域
６ フィールド酸化膜
７ ソース領域
８ ドレイン領域
９ 酸化膜
１１ ボディー領域
１２ LDD領域
１３ ゲート酸化膜
１４ ゲート電極
１５ 層間絶縁膜
１６ メタル配線
１７ ボディー領域形成のための窓
１８ ボディー領域端部
１９ コンタクトホール
Claims (3)
- 支持基板上に、シリコン酸化膜及び、前記シリコン酸化膜上に第一導電型低不純物濃度のシリコン活性層を形成する第一の工程と、
前記シリコン活性層に第一導電型のソース領域及び第一導電型のドレイン領域を形成する第二の工程と、
前記ドレイン領域と所望の間隔を開けて、前記シリコン活性層の一部を第二導電型にドーピングしてボディー領域を形成するとともに、前記ドレイン領域と前記ボディー領域の間を低濃度ドレイン領域とする第三の工程と、
前記ボディー領域表面に、ゲート酸化膜を形成する第四の工程と、
前記ゲート酸化膜上にゲート電極を形成する第五の工程と、を有することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。 - 支持基板上に、シリコン酸化膜及び、前記シリコン酸化膜上に第一導電型低不純物濃度のシリコン活性層を形成する第一の工程と、
前記シリコン活性層に第一導電型のソース領域及び第一導電型のドレイン領域を形成する第二の工程と、
前記シリコン活性層上にシリコン酸化膜を形成する第三の工程と、
前記ドレイン領域と所望の間隔を開けて、前記シリコン酸化膜の一部をエッチングして窓開けする第四の工程と、
前記第三の工程で窓開けした部分の直下の前記シリコン活性層を第二導電型にドーピングしてボディー領域を形成するとともに、前記ドレイン領域と前記ボディー領域の間を低濃度ドレイン領域とする第五の工程と、
前記ボディー領域表面に、ゲート酸化膜を形成する第六の工程と、
前記ゲート酸化膜上にゲート電極を形成する第七の工程と、を有することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。 - 前記第四の工程において、窓開けする領域が前記シリコン活性層巾より大きく、かつ、第五の工程において、前記ボディー領域端部に第二導電型不純物をドーピングして、前記ボディー領域端部の不純物濃度を前記ボディー領域の不純物濃度より高くする請求項２に記載の絶縁ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002181953A JP4265889B2 (ja) | 2001-07-04 | 2002-06-21 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203175 | 2001-07-04 | ||
| JP2001-203175 | 2001-07-04 | ||
| JP2001-315584 | 2001-10-12 | ||
| JP2001315584 | 2001-10-12 | ||
| JP2002181953A JP4265889B2 (ja) | 2001-07-04 | 2002-06-21 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003188185A JP2003188185A (ja) | 2003-07-04 |
| JP4265889B2 true JP4265889B2 (ja) | 2009-05-20 |
Family
ID=27617272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002181953A Expired - Fee Related JP4265889B2 (ja) | 2001-07-04 | 2002-06-21 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4265889B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5422945B2 (ja) * | 2008-09-01 | 2014-02-19 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法および電気光学装置の製造方法 |
-
2002
- 2002-06-21 JP JP2002181953A patent/JP4265889B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003188185A (ja) | 2003-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100259097B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP5567247B2 (ja) | 半導体装置およびその製造方法 | |
| JP2701762B2 (ja) | 半導体装置及びその製造方法 | |
| US6509613B1 (en) | Self-aligned floating body control for SOI device through leakage enhanced buried oxide | |
| KR20030004144A (ko) | 반도체장치 및 그 제조방법 | |
| US6166412A (en) | SOI device with double gate and method for fabricating the same | |
| JP4268647B2 (ja) | 半導体素子およびその製造方法 | |
| JP2003086807A (ja) | 電界効果トランジスタの製造方法 | |
| US20060088963A1 (en) | Method of manufacturing semiconductor device | |
| JP4054557B2 (ja) | 半導体素子の製造方法 | |
| JP4619140B2 (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| US7859063B2 (en) | Semiconductor device using SOI-substrate | |
| JP2007281006A (ja) | 半導体装置及びその製造方法 | |
| JP4313822B2 (ja) | 半導体装置の製造方法 | |
| JP4265890B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP4265889B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2009266868A (ja) | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 | |
| JP2007123519A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP4434832B2 (ja) | 半導体装置、及びその製造方法 | |
| KR100263475B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| KR100464535B1 (ko) | 반도체소자의 트랜지스터 형성 방법 | |
| JP4532857B2 (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 | |
| US20050133831A1 (en) | Body contact formation in partially depleted silicon on insulator device | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| JP3316023B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040304 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050420 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070903 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090210 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090212 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4265889 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |