KR100464535B1 - 반도체소자의 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 특히 상기 게이트전극 에지부의 게이트산화막 두께를 두껍게 형성하여 기생 캐패시턴스를 감소시킴으로써 트랜지스터의 전기적 특성을 향상시키는 기술이다.
Description
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 특히 드레인과 게이트전극의 중첩으로 인한 기생 캐패시턴스를 감소시켜 반도체소자의 특성을 향상시키는 기술에 관한 것이다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터를 도시한 단면도이다.
먼저, 반도체기판(41)의 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고, 상기 활성영역 상부에 게이트산화막(43) 및 게이트 전극(45)을 형성한다.
그리고, 상기 게이트전극을 마스크로 하여 상기 반도체기판(41)의 활성영역에 저농도 불순물 접합영역(47)을 형성한다.
그 다음, 상기 저농도의 불순물 접합영역(47) 하측의 반도체기판(41)에 할로 도핑영역(49)을 형성한다.
이때, 상기 할로도핑영역(49)은 경사 이온 주입공정으로 실시한 것이다.
그 다음, 상기 게이트전극 측벽에 절연막 스페이서(51)를 형성하여 트랜지스터를 형성한다.
도 2 는 드레인에 걸리는 바이어스 전압에 따른 접합누설전류 특성 변화를 도시한 그래프도로서, 상기 바이어스 전압과 게이트 전압 차이에 따른 접합 누설전류 특성을 도시한다.
상기 도 2에서 게이트 전압은 2 볼트에서 -2 볼트 사이의 전압이 인가되는 경우를 도시한 것으로, 상기 바이어스 전압과 게이트 전압 차이가 커짐에 따라 누설 전류가 증가함을 도시한다.
상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 불순물 접합영역과 게이트전극의 중첩 부분, 즉 게이트전극의 에지부에 형성되는 기생캐패시터로 인하여 트랜지스터의 GIDL ( Gate Induced Drain Leakage ) 특성이 열화되고 그에 따른 소자의 특성이 저하되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 게이트절연막을 재산화시키는 방법을 사용할 수 있으나 효과가 미약하여 그 문제점을 해결할 수 없다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 게이트전극 에지부를 열산화시켜 상기 게이트전극 에지부에서 불순물접합영역과 게이트전극 사이의 절연막 두께를 증가시킴으로써 기생 캐패시턴스를 감소시켜 소자의 특성을 향상시키는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도.
도 2 는 바이어스 전압에 따른 접합누설전류 특성을 도시한 그래프도.
도 3a 내지 도 3e 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11,41 : 반도체기판 13,43 : 게이트산화막
15,45 : 게이트전극 17 : 제1절연막 스페이서
19 : 제2절연막 스페이서 21 : 열산화막
23,47 : 저농도 불순물 접합영역 25,49 : 할로도핑영역
27,51 : 절연막 스페이서
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판 상부에 게이트산화막 및 게이트전극을 정의하는 공정과,
상기 게이트전극 측벽에 제1절연막 스페이서를 형성하되, 상기 제1절연막의 식각공정시 과도식각하여 상기 게이트전극 측벽의 반도체기판 상에 소정두께 남기는 공정과,
상기 게이트전극의 측벽에 제2절연막 스페이서를 형성하되, 상기 제1절연막 스페이서 상부의 게이트전극 측벽에 형성하는 공정과,
상기 제1절연막 스페이서를 제거하는 공정과,
상기 게이트산화막을 열산화시켜 상기 제1절연막 스페이서 자리에 열산화막을 형성하여 제2절연막 스페이서 및 열산화막으로 절연막 스페이서를 형성하는 공정과,
상기 반도체기판에 저농도 불순물을 경사 이온주입 함으로써 불순물 접합영역을 형성하는 공정과,상기 불순물 접합영역 하측으로부터 채널영역으로 돌출된 할로도핑영역을 형성하는 공정을 포함하며,
상기 제1절연막 스페이서는 100 ∼ 300 Å 두께, 50 ∼ 300 Å 높이를 갖는 산화막으로 형성하는 것과,
상기 제2절연막 스페이서는 질화막이나 알루미나 중에서 선택된 임의의 한가지로 형성하는 것과,
상기 제2절연막 스페이서는 100 ∼ 300 Å 두께로 형성하는 것과,
상기 제1절연막 스페이서 제거공정은 주변 구조물과의 식각선택비 차이를 이용하여 실시하는 것과,
상기 열산화공정은 850 ∼ 1000 ℃ 온도로 실시하는 것과,
상기 열산화막은 200 ∼ 500 Å 두께로 형성하는 것과,
상기 불순물 접합영역은 반도체기판과 수직한 방향으로부터 7°∼15°의 각도로 경사지게 이온주입하여 형성하는 것과,
상기 할로임플란트공정은 상기 반도체기판과 수직한 방향으로부터 30°∼70°의 각도로 경사지게 이온주입하여 실시하는 것을 특징으로 한다.
한편, 본 발명의 원리는,
반도체기판의 활성영역에 형성되는 MOSFET 의 구조에서
불순물 접합영역, 게이트절연막 및 게이트전극으로 이루어지는 캐패시터 구조가 상기 게이트전극의 에지부에서 형성되어 상기 MOSFET 의 GIDL 특성을 열화시키는 문제점을 해결하기 위하여,
상기 게이트전극 측벽에 형성되는 절연막 스페이서 영역의 반도체기판을 열산화시켜 게이트절연막을 두껍게 형성함으로써 에지부의 기생 캐패시턴스를 감소시켜 GIDL 특성을 향상시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체기판(11) 상에 패드산화막(도시안됨) 및 패드질화막(도시안됨)의 적층구조로 구비되는 패드절연막을 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드절연막 및 일정두께의 반도체기판(11)을 식각하여 트렌치(도시안됨)를 형성한다.
상기 트렌치를 매립하여 반도체소자의 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
그 다음, 상기 활성영역 상의 반도체기판(11)에 게이트전극 마스크(도시안됨)를 이용한 사진식각공정을 이용하여 게이트산화막(13)과 게이트전극(15)을 형성한다.
그리고, 상기 게이트전극(15) 측벽에 제1절연막 스페이서(17)를 산화막으로 형성한다.
이때, 상기 제1절연막 스페이서(17)는 100 ∼ 300 Å 두께의 산화막을 전체표면상부에 증착하고 이를 전면식각하되, 과도식각하여 50 ∼ 300 Å 높이로 형성한 것이다.
도 3b를 참조하면, 전체표면상부에 제2절연막 스페이서(19)를 형성한다.
이때, 상기 제2절연막 스페이서(19)는 질화막이나 알루미나를 100 ∼ 300 Å 두께로 증착하고 이를 이방성식각하여 형성한다.
여기서, 상기 제2절연막 스페이서(19)는 상기 제1절연막 스페이서(17) 상측에 형성된다.
도 3c를 참조하면, 산화막인 상기 제1절연막 스페이서(17)를 제거한다.
이때, 상기 제1절연막 스페이서(17)의 제거공정은 반도체기판(11)을 이루는 실리콘 및 제2절연막 스페이서(19)과의 식각선택비 차이를 이용하여 실시한 것이다.
도 3d 및 도 3e를 참조하면, 열산화공정으로 상기 제1절연막 스페이서(17)가 제거된 부분에 열산화막(21)을 형성함으로써 제2절연막 스페이서(19) 및 열산화막(21)으로 이루어진 절연막 스페이서(27)를 형성한다.
이때, 상기 열산화막(21)은 상기 게이트전극(15)의 하부로도 성장된 버즈빅으로 인하여 상기 게이트전극(15) 에지부의 게이트산화막(13)이 50 ∼ 600 Å 두께로 두껍게 형성된다.
그 다음, 상기 게이트전극(15) 및 절연막 스페이서(27)를 마스크로 하여 상기 반도체기판(11)에 저농도의 불순물을 이온주입하되, 경사주입하여 불순물 접합영역(23)을 형성한다.
이때, 상기 경사주입공정은 상기 반도체기판(11)에 수직한 상태로부터 7°∼ 15°로 각을 주어 실시한 것이다.
그 다음, 상기 게이트전극(15) 및 절연막 스페이서(27)를 마스크로 하여 상기 반도체기판(11)에 할로 임플란트 공정으로 할로이온을 경사 주입하여 할로도핑영역(25)을 형성한다.
이때, 상기 경사주입공정은 상기 반도체기판(11)에 수직한 상태로부터 30°∼ 70°로 각을 주어 실시한 것이다.
여기서, 상기 할로 임플란트 공정은 포켓 임플란트 ( pocket implant ) 라고도 불리며, MOSFET 의 채널 길이가 깊은 서브-마이크론으로 작아지면서 더욱 심각해지고 있는 숏 채널 효과를 억제하기 위하여 도입된 공정단계로서, NMOS 인 경우는 피형 ( p-type ), PMOS 인 경우는 엔형 ( n-type ) 의 불순물로 임플란트 함으로써 채널 쪽의 도핑 농도를 국부적으로 증가시키는 것이다.
상기 할로 임플란트 공정은 바이어스가 걸렸을 때 공핍층을 감소시킬 수 있기 때문에 드레인 인듀스드 베리어 로우잉 ( drain induced barrier lowering ) 과 같은 숏채널효과를 효과적으로 억제할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 게이트전극 에지부의 게이트산화막이 두껍게 형성되어 상기 에지부에서의 기생 캐패시턴스를 감소시켜 트랜지스터의 전기적 특성을 향상시키고 트랜지스터의 숏 채널 효과를 억제할 수 있으며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.
Claims (9)
- 반도체기판 상부에 게이트산화막 및 게이트전극을 정의하는 공정과,상기 게이트전극 측벽에 제1절연막 스페이서를 형성하되, 상기 제1절연막의 식각공정시 과도식각하여 상기 게이트전극 측벽의 반도체기판 상에 소정두께 남기는 공정과,상기 게이트전극의 측벽에 제2절연막 스페이서를 형성하되, 상기 제1절연막 스페이서 상부의 게이트전극 측벽에 형성하는 공정과,상기 제1절연막 스페이서를 제거하는 공정과,상기 게이트산화막을 열산화시켜 상기 제1절연막 스페이서 자리에 열산화막을 형성하여, 제2절연막 스페이서 및 열산화막으로 절연막 스페이서를 형성하는 공정과,상기 반도체기판에 저농도 불순물을 경사 이온주입 함으로써 불순물 접합영역을 형성하는 공정과,상기 반도체기판에 할로 임플란트 공정을 실시함으로써 상기 불순물 접합영역 하부에 할로도핑영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 제1절연막 스페이서는 100 ∼ 300 Å 두께, 50 ∼ 300 Å 높이를 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 제2절연막 스페이서는 질화막이나 알루미나 중에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 제2절연막 스페이서는 100 ∼ 300 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 제1절연막 스페이서 제거공정은 주변 구조물과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 열산화공정은 850 ∼ 1000 ℃ 온도로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 열산화막은 200 ∼ 500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 불순물 접합영역은 반도체기판과 수직한 방향으로부터 7°∼15°의 각도로 경사지게 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 할로 임플란트 공정은 상기 반도체기판과 수직한 방향으로부터 30°∼70°의 각도로 경사지게 이온주입하여 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
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