KR20030059391A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 GIDL 현상을 유발하는 것 없이 효과적으로 펀치쓰루 현상을 최소화할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명은 반도체 기판, 산화막 및 실리콘막이 순차적으로 적층된 SOI 구조의 기판을 준비하는 단계; 기판 상에 게이트 산화막, 게이트, 및 하드 마스크를 형성하는 단계; 게이트 및 하드 마스크 측벽에 스페이서를 형성하는 단계; 하드 마스크 및 스페이서를 식각 마스크로하여 실리콘막 및 산화막을 식각하여 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 콘택홀에 매립되도록 기판 전면 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 상기 하드 마스크의 표면이 노출되도록 전면식각하여 반도체 기판과 콘택하는 소오스/드레인을 형성하는 단계; 및 소오스/드레인으로 고농도 불순물 이온을 주입하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 펀치쓰루 현상을 최소화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 트랜지스터의 채널길이가 감소되고, 이에 따라 벌크(bulk) 트랜지스터의 소오스 및 드레인 사이에서 펀치쓰루(punchthrough)가 발생하게 된다.
종래에는 이러한 소오스 및 드레인 사이의 펀치쓰루 현상을 최소화하기 위하여, 필드영역의 이온주입및 문턱전압을 조정하는 채널영역의 이온주입으로 농도를 증가시켜 공핍영역의 성장을 억제하였다.
그러나, 채널영역의 농도가 상대적으로 높아짐에 따라, 게이트 전극과 소오스/드레인 전극의 전압차이에 의해서 공핍영역이 형성되어 강한 전기장이 발생되어 터널링(tunneling) 현상이 유발되고, 이로 인하여 GIDL(gate induced drain leakage) 현상이 발생되는 문제가 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, GIDL 현상을 유발하는 것 없이 효과적으로 펀치쓰루 현상을 최소화할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 산화막
12 : 실리콘막 13 : 게이트 산화막
14A : 게이트 15A : 하드 마스크
16 : 스페이서 17 : 콘택홀
18 : 소오스/드레인 100 : SOI 구조의 기판
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판, 산화막 및 실리콘막이 순차적으로 적층된 SOI 구조의 기판을 준비하는 단계; 기판 상에 게이트 산화막, 게이트, 및 하드 마스크를 형성하는 단계; 게이트 및 하드 마스크 측벽에 스페이서를 형성하는 단계; 하드 마스크 및 스페이서를 식각 마스크로하여 실리콘막 및 산화막을 식각하여 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 콘택홀에 매립되도록 기판 전면 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 상기 하드 마스크의 표면이 노출되도록 전면식각하여 반도체 기판과 콘택하는 소오스/드레인을 형성하는 단계; 및 소오스/드레인으로 고농도 불순물 이온을 주입하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
바람직하게, 스페이서는 질화막, 산화막, 또는 폴리실리콘막으로 이루어지고, 하드 마스크는 산화막 또는 질화막으로 이루어진다. 또한, 콘택홀을 형성한 후 폴리실리콘막을 형성하기 전에, 콘택홀 저부의 노출된 기판으로 낮은 에너지로 불순물 이온을 주입한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 먼저 반도체 기판(10), 산화막(11) 및 실리콘막(12)으로 이루어진 SOI 구조의 기판(100)을 준비한다. 여기서, 기판(100)은 공지된 SOI 기술을 이용하여 형성하거나, 반도체 기판(10) 상에 산화막(11)을 형성하고, 산화막(11) 상부에 비정질 폴리실리콘막과 같은 실리콘막(12)을 증착하여 형성한다. 그 다음, 기판(100) 상에 게이트 산화막(13)을 형성하고, 게이트 산화막(13)상부에 게이트용 도전막으로서 폴리실리콘막(14)을 형성한 다음, 폴리실리콘막(14) 상부에 하드 마스크용 제 1 절연막(15)을 형성한다. 여기서, 제 1 절연막(15)은 산화막이나 질화막으로 형성한다.
도 1b를 참조하면, 제 1 절연막(15)을 식각하여 하드 마스크(15A)를 형성한 다음, 하드 마스크(15A)를 식각 마스크로하여 폴리실리콘막(14) 및 게이트 산화막(13)을 식각하여, 게이트(14A)를 형성한다. 그 후, 기판 전면 상에 스페이서용 제 2 절연막을 증착하고, 기판(100)의 실리콘막(12)이 노출되도록 블랭킷 식각하여 게이트(14A) 및 하드 마스크(15A) 측벽에 스페이서(16)를 형성한다. 여기서, 스페이서용 제 2 절연막은 산화막이나 질화막으로 형성할 수 있고, 또는 제 2 절연막 대신 폴리실리콘막과 같은 도전막을 사용할 수도 있는데, 이 경우에는 폴리실리콘에 얇게 LDD 이온을 주입한다.
도 1c를 참조하면, 하드 마스크(15A) 및 스페이서(16)를 식각 마스크로하여, 노출된 실리콘막(12)과 하부의 산화막(11)을 식각하여 반도체 기판(10)을 노출시키는 콘택홀(17)을 형성한다. 그 다음, 비교적 낮은 에너지로 콘택홀(17) 저부의 노출된 기판(10)으로 불순물 이온을 주입하여, 콘택면의 저항을 개선한다.
도 1d를 참조하면, 콘택홀(17)에 매립되도록 기판 전면 상에 폴리실리콘막을 증착하고, 하드 마스크(15A)의 표면이 노출되도록 화학기계연마(Chemical Mechanical Polishing; CMP) 공정으로 폴리실리콘막을 전면 식각하여, 반도체 기판(10)과 콘택하는 소오스/드레인(18)을 형성한다. 이때, 소오스/드레인(18)은 콘택 플러그로도 작용한다. 그 다음, 소오스/드레인(18)으로 고농도 불순물이온을주입한다.
상기 실시예에 의하면, 종래와 같이 채널영역으로 이온을 주입하는 대신, SOI 기판을 사용하고 소오스/드레인을 플러그 형상으로 형성함으로써, SOI 기판의 산화막에 의해 펀치쓰루 현상이 방지될 수 있고 GIDL 현상이 유발되지 않는다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 SOI 기판을 사용함으로써 GIDL 현상을 유발하는 것 없이 효과적으로 펀치쓰루 현상을 최소화할 수 있다.
Claims (4)
- 반도체 기판, 산화막 및 실리콘막이 순차적으로 적층된 SOI 구조의 기판을 준비하는 단계;상기 기판 상에 게이트 산화막, 게이트, 및 하드 마스크를 형성하는 단계;상기 게이트 및 하드 마스크 측벽에 스페이서를 형성하는 단계;상기 하드 마스크 및 스페이서를 식각 마스크로하여 상기 실리콘막 및 산화막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀에 매립되도록 상기 기판 전면 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 상기 하드 마스크의 표면이 노출되도록 전면식각하여 상기 반도체 기판과 콘택하는 소오스/드레인을 형성하는 단계; 및상기 소오스/드레인으로 고농도 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 질화막, 산화막, 또는 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드 마스크는 산화막 또는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 콘택홀을 형성한 후, 상기 폴리실리콘막을 형성하기 전에, 상기 콘택홀 저부의 노출된 기판으로 낮은 에너지로 불순물 이온을 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
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