KR101129835B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트 구조의 게이트 측벽 스페이서(Spacer) 물질을 고유전막(High-K dielectric material)을 이용함으로써 핫 캐리어(Hot carrier)에 의한 신뢰성 저하 및 특성 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device And Method for Manufacturing the same}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트의 구성 물질을 이용하여 핫 캐리어 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문턱 전압(Threshold Voltage : Vt)이다. 문턱 전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도, 옥사이드 전하(Oxide Charge) 및 게이트에 사용되는 물질에 의존하는 변수이다. 이러한 문턱 전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다. 그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 숏 채널효과이다.
반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다. 그러나 문턱 전압은 더 낮아지게 되면 숏 채널효과에 의해 소자를 제어하기가 불가능하게 된다. 또한, 숏 채널효과는 핫캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.
이러한 숏 채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완상태이다.
현재 연구가 되고 있는 방향은 도핑(Doping) 농도를 조절하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 숏 채널효과의 해결 방법은 되지 못한다. 현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping) 을 통한 SSR(Super Steep Retrograde Channel), 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(Laterally Abrupt Channel Doping) 방법, 큰 각의 경사이온주입(Large Angle Tilt Implant)을 통한 할로 구조(Halo Structure)를 갖는 채널(Channel)을 형성하는 방법 등이 연구되고 있다.
그 중에서, 트랜지스터의 동작 특성 및 숏 채널효과를 개선시키기 위하여 게이트 절연막의 두께의 증가 및 큰 각의 경사이온주입(Large Angle Tilt Implant)을 통한 할로 구조(Halo Structure)를 갖는 채널(Channel)을 형성하는 방법을 주로 이용하였다.
그러나, 이러한 방법은 여전히 핫 캐리어에 의한 신뢰성 저하 및 특성의 열화 현상을 일으키고 있다.
본 발명은 게이트 구조의 게이트 측벽 스페이서(Spacer) 물질을 고유전막(High-K dielectric material)을 이용함으로써 핫 캐리어(Hot carrier)에 의한 신뢰성 저하 및 특성 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 포함한 전면에 게이트 스페이서용 제 1 절연막 및 상기 제 2 절연막을 형성하는 단계, 상기 제 2 및 제 1 절연막을 식각하여 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계, 상기 제 2 절연막을 제거하는 단계, 상기 제 1 절연막을 포함한 전면에 고유전막을 형성하는 단계 및 상기 고유전막을 포함한 전면에 질화막 및 절연막을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 패턴은 게이트 절연막, 게이트 전극막 및 게이트 하드마스크막의 구조인 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계와 상기 제 1 절연막 및 제 2 절연막을 형성하는 단계 사이에 할로(Halo) 또는 저농도(Ldd) 이온 주입을 실시하는 것을 포함한다.
바람직하게는, 상기 제 2 절연막을 제거하는 단계는 HF, BOE 및 이들의 조합 중 선택된 일군을 이용하여 습식 클리닝 방법으로 제거하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서를 형성하는 단계와 상기 제 2 절연막을 제거하는 단계 사이에, 소스/드레인 형성을 위한 이온 주입을 실시하는 단계를 포함한다.
바람직하게는, 상기 고유전막은 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함한다.
바람직하게는, 상기 절연막은 BPSG(Boro-Phospho-Silicon Glass), SOD(Silicon On Dielectric), HDP(High Density Plasma) 및 이들의 조합 중 선택된 일군으로 형성하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 형성된 게이트 패턴, 상기 게이트 패턴의 측벽에 형성된 스페이서 및 상기 게이트 패턴을 포함한 전면에 형성된 고유전막을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 게이트 패턴은 게이트 절연막, 게이트 전극막 및 게이트 하드마스크막의 구조인 것을 특징으로 한다.
바람직하게는, 상기 고유전막은 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함한다.
바람직하게는, 상기 고유전막 상에 형성된 셀 스페이서용 절연막을 더 포함한다.
본 발명은 게이트 구조의 게이트 측벽 스페이서(Spacer) 물질을 고유전막(High-K dielectric material)을 이용함으로써 핫 캐리어(Hot carrier)에 의한 신뢰성 저하 및 특성 열화를 방지할 수 있는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 것이다.
도 1a를 참조하면, 반도체 기판(100)상에 게이트 절연막(110), 폴리실리콘층(120) 및 텅스텐층(130)이 적층된 게이트 전극층(135) 및 게이트 하드마스크층(140)을 순차적으로 적층한다.
다음에는, 게이트(Gate) 패턴 마스크를 식각 마스크로 이용하여 상기 게이트 하드마스크층(140), 게이트 전극층(135) 및 게이트 절연막(110)을 식각하여 게이트 패턴(150)을 형성한다.
다음에는, 게이트 패턴(150)의 하부의 노출된 반도체 기판(100)에 불순물을 이온 주입하여 LDD(Lightly Doped Drain) 영역(미도시)을 형성한다. 이때, 할로(Halo) 이온 주입도 가능하다.
도 1b 및 도 1c를 참조하면, 게이트 패턴(150)을 포함한 전면에 게이트 스페이서(Spacer)용 질화막(160) 및 게이트 스페이서용 산화막(170)을 순차적으로 증착한다. 이때, 게이트용 스페이서용 질화막(160)은 상기 LDD 영역의 격리막으로서의 역할을 한다. 또한, 상기 게이트 스페이서용 산화막(170)은 TEOS(Tetra Ethylortho silicate)막이 바람직하며, 후속 공정 시 스페이서(Spacer) 형성을 위한 측벽 두께 를 조절하기 위함이다.
도 1d를 참조하면, 상기 반도체 기판(100)이 노출될 때까지 게이트 스페이서용 산화막(170) 및 상기 게이트 스페이서용 질화막(160)을 식각하여 게이트 패턴(150)의 측벽에 스페이서(Spacer, 180)를 형성한다.
다음에는, 노출된 반도체 기판(100)에 불순물을 이온 주입하여 소스/드레인 영역(미도시)을 형성한다.
도 1e를 참조하면, 습식(Wet) 클리닝 방법을 이용하여 스페이서(180)를 제거한다. 이때, 스페이서(180)를 제거하기 위하여 HF, BOE 및 이들의 조합 중 선택된 일군을 이용하여 클리닝 방법으로 제거하는 것이 바람직하다.
도 1f를 참조하면, 상기 게이트 스페이서용 질화막(160)을 포함한 전면에 고유전막(High-K dielectric material, 190)을 형성한다. 이때, 고유전막(190)은 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함하는 것이 바람직하다. 여기서, 고유전막(190)은 게이트 프린지(fringe) 필드 효과를 증가시켜서 소스/드레인 영역에서의 필드(field)가 감소(즉, 전계 집중 완화) 됨으로써, 핫 캐리어에 의한 신뢰성 특성을 개선할 수 있다.
도 1g 및 도 1h를 참조하면, 고유전막(190)을 포함한 전면에 셀(Cell) 스페이서용 질화막(200) 및 절연막(210)을 순차적으로 형성한다. 여기서, 셀 스페이서용 질화막(200)은 이온 주입된 붕소(B) 또는 인(P)의 외부로의 확산을 방지하기 위함이며, 셀 스페이서용 절연막(210)은 셀 스페이서용 질화막(200)과 반도체 기 판(100) 사이의 스트레스(Stress)를 완화하기 위함이며, BPSG(Boro-Phospho-Silicon Glass), SOD(Silicon On Dielectric), HDP(High Density Plasma) 및 이들의 조합 중 선택된 일군으로 형성하는 것이 바람직하다.
도 1i를 참조하면, 콘택 마스크를 식각 마스크로 이용하여 상기 반도체 기판(100)이 노출될 때까지 상기 셀 스페이서용 절연막(210), 셀 스페이서용 질화막(200) 및 고유전막(190)을 식각하여 콘택 영역(미도시)을 형성한 후, 상기 콘택 영역에 도전 물질을 매립하여 콘택(220)을 형성한다.
전술한 바와 같이, 본 발명은 게이트 구조의 게이트 측벽 스페이서(Spacer) 물질을 고유전막(High-K dielectric material)을 이용함으로써 핫 캐리어(Hot carrier)에 의한 신뢰성 저하 및 특성 열화를 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 1i는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.

Claims (11)

  1. 반도체 기판상에 게이트 패턴을 형성하는 단계;
    상기 반도체 기판에 할로(Halo) 또는 저농도(Ldd) 이온 주입을 실시하는 단계;
    상기 게이트 패턴을 포함한 전면에 게이트 스페이서용 제 1 절연막 및 제 2 절연막을 형성하는 단계;
    상기 제 2 및 제 1 절연막을 식각하여 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계;
    상기 제 2 절연막을 제거하는 단계;
    상기 제 1 절연막을 포함한 전면에 고유전막을 형성하는 단계; 및
    상기 고유전막을 포함한 전면에 제 3 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 패턴은 게이트 절연막, 게이트 전극막 및 게이트 하드마스크막의 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 절연막을 제거하는 단계는 HF, BOE 및 이들의 조합 중 선택된 일군을 이용하여 습식 클리닝 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계와 상기 제 2 절연막을 제거하는 단계 사이에, 소스/드레인 형성을 위한 이온 주입을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 고유전막은 질화막, SI3N4, ZrO2, La2O3, AlO2, Ta2O5, Gd2O3 및 이들의 조합 중 선택된 일군을 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 절연막은 BPSG(Boro-Phospho-Silicon Glass), SOD(Silicon On Dielectric), HDP(High Density Plasma) 및 이들의 조합 중 선택된 일군으로 형성 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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