KR20070002807A - 자기정렬국부채널이온주입을 이용한 리세스드 게이트트랜지스터의 제조 방법 - Google Patents

자기정렬국부채널이온주입을 이용한 리세스드 게이트트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 리세스드 게이트 트랜지스터 제조 공정시 SN 접합영역과 BL 접합영역에 채널이온주입이 진행되지 않도록 하여 SN 접합영역의 누설전류를 감소시켜 데이터리텐션타임을 증가시킬 수 있는 리세스드 게이트 트랜지스터의 제조 방법을 제공하기 위한 것으로, 본 발명의 리세스드 게이트 트랜지스터의 제조 방법은 반도체기판 상부에 희생막을 형성하는 단계, 상기 희생막 상에 마스크를 형성하는 단계, 상기 마스크를 식각장벽으로 하여 상기 희생막과 상기 반도체기판을 순차적으로 식각하여 상기 반도체기판에 소정 깊이를 갖는 리세스채널을 형성하는 단계, 상기 마스크를 제거하는 단계, 상기 희생막을 이온주입배리어로 이용하여 상기 리세스채널에 자기정렬적으로 제1도전형의 불순물을 이용한 채널이온주입을 진행하는 단계, 상기 희생막을 제거하는 단계, 상기 리세스채널을 포함한 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 상기 리세스채널에 일부가 매립되는 형태의 리세스드 게이트를 형성하는 단계, 및 상기 리세스드 게이트 양측의 반도체기판 내에 제2도전형의 불순물을 이온주입하는 단계를 포함한다.
리세스드 게이트 트랜지스터, 리세스채널, 채널이온주입, 데이터리텐션타임

Description

자기정렬국부채널이온주입을 이용한 리세스드 게이트 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING RECESSED GATE TRANSISTOR USING SELF ALIGNED LOCAL CHANNEL ION IMPLANTATION}
도 1a 내지 도 1d는 종래기술에 따른 리세스드 게이트 트랜지스터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 리세스드 게이트 트랜지스터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 희생산화막 24 : 질화막
25 : 마스크 26 : 리세스채널
27 : 스크린산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스구조의 반도체소자의 제조 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라 플라나 트랜지스터 구조에서는 트랜지스터의 문턱전압이 급격히 낮아지는 이른바, 숏채널효과가 심해지는 문제가 있다.
그리고, 채널길이가 매우 짧아지면 소스와 드레인간 펀치쓰루 특성이 취약해져, 이를 극복하기 위해 소자의 집적도가 증가할수록 더 과다한 채널이온주입이 요구되었다. 그 결과, 스토리지노드의 접합에서 전계 증가 현상으로 접합누설전류가 크게 증가하여 데이터리텐션타임(Data retention time)이 급격히 감소하는 문제가발생한다.
위와 같은 숏채널효과 문제 및 데이터리텐션타임 감소 문제를 해결하기 위해 실리콘기판에 홈(Recess)을 형성하여 트랜지스터를 제조하므로써 채널길이를 길게 형성하는 리세스드 게이트 트랜지스터(Recessed gate transistor) 공정이 제안되었다. 이러한 리세스드 게이트 트랜지스터로 도입하면 채널이온주입량을 줄일 수 있고, 이로써 접합누설전류를 감소시켜 데이터리텐션타임을 증가시킬 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 리세스드 게이트 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(12)이 형성된 반도체 기판(11) 상부에 희생산화막(13)을 형성한 후, 희생산화막(13) 상에 하드마스크폴리실리콘(14)을 형성한다.
이어서, 하드마스크폴리실리콘(14) 상에 마스크(15)를 형성한 후, 마스크(15)를 식각장벽으로 하여 하드마스크폴리실리콘(14)을 식각한다.
도 1b에 도시된 바와 같이, 마스크(15)를 스트립한 후, 하드마스크폴리실리콘(14)을 식각장벽으로 하여 희생산화막(13)과 반도체기판(11)을 식각하여 리세스채널(16)을 형성한다. 이때, 하드마스크폴리실리콘(14)은 리세스채널(16) 형성시 모두 소모되어 잔류하지 않는다.
이러한 리세스채널(16)에 의해 SN 영역과 BL 영역이 정의되며, SN 영역은 캐패시터의 스토리지노드가 연결될 지역이고, BL 영역은 비트라인이 연결될 지역이다.
도 1c에 도시된 바와 같이, 희생산화막(13)을 제거한 후, 전면에 스크린산화막(17)을 형성한 후 문턱전압조절을 위한 이온주입(이하, '채널이온주입'이라 약칭함)을 진행한다. 이때, 채널이온주입은 BF2 이온을 주입하며, BL 영역과 SN 영역에도 BF2가 이온주입된다.
도 1d에 도시된 바와 같이, 스크린산화막(17)을 제거한 후, 게이트산화막(18)을 형성한 후, 게이트산화막(18) 상에 리세스채널(16)을 충분히 채우는 두께로 폴리실리콘막(19a)을 증착한 후, 폴리실리콘막(19a) 상에 텅스텐실리사이드막(19b)을 증착한다. 이어서, 텅스텐실리사이드막(19b) 상에 게이트하드마스크질화막(19c)을 형성한 후 게이트패터닝 공정을 진행하여 폴리실리콘막(19a), 텅스텐실리사이드 막(19b) 및 게이트하드마스크질화막(19c)의 순서로 적층되고, 일부가 리세스채널(16)에 매립되면서 나머지 부분은 반도체기판(11)의 표면 위로 돌출되는 구조의 리세스드 게이트(100)를 형성한다.
다음으로, 리세스드 게이트(100)의 양측벽에 접하는 게이트스페이서(19d)를 형성한 후, 리세스드 게이트(100) 및 게이트스페이서(19d)를 장벽으로 이용한 n형 불순물의 이온주입을 진행하여 리세스드 게이트(100) 양측의 반도체기판(바람직하게, SN 영역과 BL 영역)내에 SN 접합영역(20a)과 BL 접합영역(20b)을 형성한다.
그러나, 종래기술은 채널이온주입시 채널영역뿐만 아니라 SN 접합영역(20a)이 형성될 SN 영역과 BL 접합영역(20b)이 형성될 BL 영역에도 BF2가 이온주입되는 문제가 있다. 따라서, BF2가 주입된 SN 영역과 BL 영역을 n+ 형의 SN 접합영역(20a)과 BL 접합영역(20b)으로 만들기 위해서는 n형 이온을 상대적으로 과다하게 카운터도핑(Counter doping)해야 하고, 이러한 과다한 n형 이온의 주입으로 인해 SN 접합영역(20a)의 누설전류가 증가하여 데이터리텐션타임의 감소를 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스드 게이트 트랜지스터 제조 공정시 SN 접합영역과 BL 접합영역에 채널이온주입이 진행되지 않도록 하여 SN 접합영역의 누설전류를 감소시켜 데이터리텐션타임을 증가시킬 수 있는 리세스드 게이트 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스드 게이트 트랜지스터의 제조 방법은 반도체기판 상부에 희생막을 형성하는 단계, 상기 희생막 상에 마스크를 형성하는 단계, 상기 마스크를 식각장벽으로 하여 상기 희생막과 상기 반도체기판을 순차적으로 식각하여 상기 반도체기판에 소정 깊이를 갖는 리세스채널을 형성하는 단계, 상기 마스크를 제거하는 단계, 상기 희생막을 이온주입배리어로 이용하여 상기 리세스채널에 자기정렬적으로 제1도전형의 불순물을 이용한 채널이온주입을 진행하는 단계, 상기 희생막을 제거하는 단계, 상기 리세스채널을 포함한 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 상기 리세스채널에 일부가 매립되는 형태의 리세스드 게이트를 형성하는 단계, 및 상기 리세스드 게이트 양측의 반도체기판 내에 제2도전형의 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하며, 상기 희생막을 형성하는 단계는 상기 반도체기판 상에 산화막을 형성하는 단계, 및 상기 산화막 상에 질화막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 질화막은 1000Å∼3000Å 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 리세스드 게이트 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)의 소정영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(22)을 형성한다.
이어서, 반도체기판(21) 상에 희생산화막(23)을 형성한다. 이때, 희생산화막(23)은 반도체기판(21)의 표면을 열산화시켜 형성한 실리콘산화막(SiO2)으로서, 50Å∼150Å 두께로 형성한다. 한편, 희생산화막(21)은 소자분리막(22) 공정시 사용한 패드산화막을 이용해도 된다.
이어서, 희생산화막(23) 상에 질화막(24)을 1000Å∼3000Å 두께로 형성한다. 여기서, 질화막(24)은 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 실리콘질화막(Si3N4)으로 형성한다.
위와 같이, 희생산화막(23)과 질화막(24)의 적층 구조를 희생막이라고 약칭하며, 이러한 희생막 구조는 후속 리세스채널을 형성하기 위한 식각장벽 역할을 한다. 아울러, 희생산화막(23)은 질화막(24) 증착시 반도체기판(21)의 표면에 가해지는 스트레스를 완충시키기 위한 역할을 하고, 질화막(24)은 후속 채널이온주입 공정시 BL 영역과 SN 영역에 채널이온주입이 진행되는 것을 방지하는 이온주입배리어 층 역할을 한다. 따라서, 질화막(24)이 식각장벽 역할을 함과 동시에 이온주입배리어층 역할을 할 수 있도록 1000Å∼3000Å 두께로 형성한다. 이때, 1000Å보다 두께가 얇으면, 후속 채널이온주입공정시 SN 영역과 BL 영역에 채널이온주입이 진행 되는 것을 방지할 수 없고, 3000Å보다 두꺼우면 반도체기판(21)에 가해지는 스트레스를 피할 수 없다.
이어서, 질화막(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(25)를 형성한다.
도 2b에 도시된 바와 같이, 마스크(25)를 식각장벽으로 하여 질화막(24), 희생산화막(23) 및 반도체기판(21)을 순차적으로 건식식각하여 리세스채널(26)을 형성한다.
이러한 리세스채널(26)에 의해 반도체기판(21)은 SN 영역과 BL 영역으로 구분되는데, SN 영역은 캐패시터의 스토리지노드가 연결될 지역이고, BL 영역은 비트라인이 연결될 지역이다. 더불어, SN 영역과 BL 영역 상부는 희생산화막(23)과 질화막(24)의 적층구조가 덮고 있다.
도 2c에 도시된 바와 같이, 마스크(25)를 제거한 후에 리세스채널(26)의 표면을 열산화시켜 이온주입시 배리어 역할을 하는 스크린산화막(Screen oxide, 27)을 형성한다. 여기서, 스크린산화막(27)은 통상적으로 이온주입공정시 반도체기판(21)의 표면이 받는 이온 충격을 완충시키기 위한 것으로, 실리콘산화막(SiO2)이며, 그 두께는 50Å∼150Å 두께이다.
이어서, 채널이온주입공정을 진행한다. 이때, 채널이온주입공정은 BF2와 같은 p형 불순물을 이온주입하는 공정으로서, 리세스드 게이트 트랜지스터의 문턱전압을 조절하기 위한 것이다.
위와 같은 채널이온주입공정은 실리콘질화막으로 형성한 매우 두꺼운 질화막(24)이 잔류한 상태에서 진행되기 때문에 리세스채널(26)에만 자기정렬적으로 불순물의 이온주입이 가능하다. 즉, SN 영역과 BL 영역에서는 두꺼운 질화막(24)에 의해 채널이온주입이 진행되지 않고 얇은 스크린산화막(27)만 존재하는 리세스채널(26)에만 채널이온주입이 진행된다. 이상의 채널이온주입 공정을 자기정렬 국부 채널이온주입(Self-aligned local channel ion implantation)이라고 한다.
따라서, BL 영역과 SN 영역에서 채널이온주입이 과다하게 진행되는 것을 방지할 수 있고, 종래기술에서 BL 영역과 SN 영역에 채널이온주입이 진행됨에 따라 후속 공정에서 n형 불순물을 과다하게 주입해야만 했던 공정을 진행할 필요가 없어 공정이 단순해진다. 즉, 본 발명에서는 필요한 도즈의 n형 불순물만 주입해도 된다.
도 2d에 도시된 바와 같이, 질화막(24), 희생산화막(23) 및 스크린산화막(27)을 선택적으로 제거한다. 이때, 실리콘질화막으로 형성한 질화막(24)은 인산(H3PO4)을 이용하여 제거하고, 실리콘산화막으로 형성한 희생산화막(23)과 스크린산화막(27)은 BOE(Buffered Oxide Etchant) 또는 불산(HF)을 이용하여 제거한다.
다음으로, 스크린산화막(27)까지 제거되어 노출된 반도체기판(21), 즉 리세스채널(26)의 표면을 포함한 반도체기판(21)의 전면에 게이트산화막(28)을 형성한다.
이어서, 게이트산화막(28) 상에 리세스채널(26)을 충분히 채우는 두께로 폴 리실리콘막(29)을 증착한 후, 폴리실리콘막(29) 상에 텅스텐실리사이드막(30)을 증착한다. 이어서, 텅스텐실리사이드막(30) 상에 게이트하드마스크질화막(31)을 형성한 후 게이트패터닝 공정을 진행하여 폴리실리콘막(29), 텅스텐실리사이드막(30) 및 게이트하드마스크질화막(31)의 순서로 적층되고, 일부가 리세스채널(26)에 매립되면서 나머지 부분은 반도체기판(21)의 표면 위로 돌출되는 구조의 리세스드 게이트(200)를 형성한다. 여기서, 폴리실리콘막(29) 위에 텅스텐실리사이드막(30)을 형성하였으나, 텅스텐실리사이드막(30) 외에 텅스텐막 또는 다른 금속실리사이드막 중에서 선택되는 저저항 금속막으로 형성할 수도 있다.
다음으로, 리세스드 게이트(200)의 양측벽에 접하는 게이트스페이서(32)를 형성한 후, 리세스드 게이트(200) 및 게이트스페이서(32)를 장벽으로 이용한 n형 불순물의 이온주입을 진행하여 리세스드 게이트(200) 양측의 반도체기판(바람직하게, SN 영역과 BL 영역)내에 SN 접합영역(33)과 BL 접합영역(34)을 형성한다.
이때, n형 불순물의 이온주입시, n형 불순물은 As 또는 P를 사용하고, 이러한 n형 불순물의 이온주입을 통해 형성되는 SN 접합영역(33)과 BL 접합영역(34)은 잘 알려진 바와 같이, n+ 도전형의 소스영역과 드레인영역의 역할을 하고, 이 SN 접합영역(33)에 캐패시터의 스토리지노드가 연결되고, BL 접합영역(34)에 비트라인이 연결된다.
위와 같은 n형 불순물 이온주입이 BL 영역과 SN 영역에 채널이온주입이 진행되지 않은 상태에서 BL 영역과 SN 영역에만 진행되므로, n형 불순물을 과다하게 카 운터도핑할 필요가 없다. 즉, 종래기술에서는 BL 영역과 SN 영역에 채널이온주입에 의해 p형 불순물이 도핑된 상태에서 n형 불순물을 주입하므로 요구되는 수준의 SN 접합영역(33)과 BL 접합영역(34)의 도핑프로파일을 얻기 위해 n형 불순물을 과다하게 주입하였으나, 본 발명은 BL 영역과 SN 영역에 채널이온주입되는 것을 방지하였으므로 필요한 도즈량의 n형 불순물만 주입하여도 요구되는 SN 접합영역(33)과 BL 접합영역(34)의 도핑프로파일을 얻을 수 있다. 예컨대, SN 접합영역(33)과 BL 접합영역(34)에서 요구되는 n형 불순물의 도즈량이 1020atoms/cm3 수준이라 가정할 때, 종래기술에서는 p형 불순물과 n형 불순물의 카운터도핑효과에 의해 1020atoms/cm3 수준 이하의 값이 되어 1020atoms/cm3 수준을 만족하도록 n형 불순물 주입시 도즈량을 과다하게 하였으나, 본 발명은 1020atoms/cm3 수준의 n형 불순물만 주입하여도 된다.
상술한 실시예에 따르면, 본 발명은 리세스드 게이트 트랜지스터를 도입하므로써 얻는 채널길이 증가늠 물론 채널이온주입량 감소에 의한 누설전류 감소를 구현함과 동시에 과다하게 n형 불순물을 주입할 필요가 없으므로 SN 접합영역의 누설전류도 감소시켜 데이터리텐션타임의 증가를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스드 게이트 트랜지스터 제조시 SN 영역과 BL 영역에 채널이온주입이 진행되는 것을 방지한 상태에서 SN 접합영역과 BL 접합영역을 형성하기 위한 n형 불순물의 이온주입을 진행하므로, 과다하게 n형 불순물을 이온주입할 필요가 없어 SN 접합영역에서 누설전류가 증가하는 것을 방지하여 데이터리텐션타임을 증가시킬 수 있는 효과가 있다.

Claims (10)

  1. 반도체기판 상부에 희생막을 형성하는 단계;
    상기 희생막 상에 마스크를 형성하는 단계;
    상기 마스크를 식각장벽으로 하여 상기 희생막과 상기 반도체기판을 순차적으로 식각하여 상기 반도체기판에 소정 깊이를 갖는 리세스채널을 형성하는 단계;
    상기 마스크를 제거하는 단계;
    상기 희생막을 이온주입배리어로 이용하여 상기 리세스채널에 자기정렬적으로 제1도전형의 불순물을 이용한 채널이온주입을 진행하는 단계;
    상기 희생막을 제거하는 단계;
    상기 리세스채널을 포함한 반도체기판 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 상기 리세스채널에 일부가 매립되는 형태의 리세스드 게이트를 형성하는 단계; 및
    상기 리세스드 게이트 양측의 반도체기판 내에 제2도전형의 불순물을 이온주입하는 단계
    를 포함하는 리세스드 게이트 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 희생막을 형성하는 단계는,
    상기 반도체기판 상에 산화막을 형성하는 단계; 및
    상기 산화막 상에 질화막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 질화막은,
    1000Å∼3000Å 두께로 형성하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
  4. 제2항에 있어서,
    상기 산화막은,
    50Å∼150Å 두께로 형성하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 제1도전형의 불순물은 p형 불순물을 사용하고, 상기 제2도전형의 불순물은 n형 불순물을 사용하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제 조 방법.
  6. 제5항에 있어서,
    상기 p형 불순물은 BF2를 사용하고, 상기 n형 불순물은 As 또는 P 중에서 선택되는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 채널이온주입을 진행하는 단계는,
    상기 리세스채널의 표면에 스크린산화막을 형성한 후에 진행하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 스크린산화막은,
    실리콘산화막으로 형성하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 스크린산화막은,
    50Å∼150Å 두께로 형성하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
  10. 제1항에 있어서,
    상기 희생막은 질화막으로 형성하고, 상기 희생막 제거 단계에서 인산을 이용하여 제거하는 것을 특징으로 하는 리세스드 게이트 트랜지스터의 제조 방법.
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