KR100498593B1 - 매립 게이트전극을 갖는 반도체 소자의 제조 방법 - Google Patents

매립 게이트전극을 갖는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 이온주입공정을 추가하지 않으면서 숏채널 효과를 억제하는데 적합한 반도체 소자를 제공하기 위한 것으로, 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 적층막을 형성하는 단계와, 상기 적층막을 패터닝하여 트렌치 예정 부위를 노출시키는 단계와, 상기 적층막을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 적층막을 제거하는 단계와, 상기 트렌치 아래의 반도체 기판내에 문턱전압조정을 위한 도펀트를 이온주입하는 단계와, 상기 트렌치를 포함한 상기 반도체기판상에 게이트절연막을 형성하는 단계와, 상기 트렌치를 채울때까지 상기 반도체 기판상에 게이트전극으로 예정된 도전막을 형성하는 단계와, 상기 트렌치를 매립하면서 상기 반도체 기판의 표면으로부터 상방향으로 돌출한 형태로 상기 도전막을 식각하여 게이트전극을 형성하는 단계와, 상기 게이트전극 양측면의 반도체 기판내에 소스 영역과 드레인 영역을 형성하는 단계를 포함한다.

Description

매립 게이트전극을 갖는 반도체 소자의 제조 방법{Method for fabricating semiconductor device having buried gate electrode}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 숏채널 효과를 개선시킨 모스트랜지스터 및 그 제조 방법에 관한 것이다.
0.15㎛ 이하의 기술에서는 통상적인 모스트랜지스터의 특성에 벗어난 성질을 보이고 있는 것이 사실이다. 특히, 스케일링 법칙(scaling rule)의 확장이 어려운 영역들, 이를 테면 낮은 문턱전압, 게이트산화의 한계, 공정 제한 등이 성능과 신뢰성 향상을 위한 소자 구조 개선에 많은 걸림돌이 되고 있다.
이러한 한계들을 극복하기 위해 최근에 SSR(Super Steep Retrograde) 채널구조의 모스트랜지스터, 할로(Halo) 구조의 모스트랜지스터, IHLATI(Indium Halo by Larte Angle Tilt Implant) 모스트랜지스터 등이 제안되었다.
도 1a은 종래 SSR 채널을 갖는 모스트랜지스터의 구조 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에 게이트절연막(12)이 있고, 게이트절연막(12)상에 게이트절연막(12)보다 폭이 작은 게이트전극(13)이 구비되고, 게이트전극의 양측벽에 측벽스페이서(14)가 형성된다. 그리고, 게이트전극(13)의 양측에 노출된 반도체 기판(11)내에 LDD(Lightly Doped Drain) 구조의 소스영역(16)과 LDD 구조의 드레인영역(15)이 형성되며, 소스영역(16)과 드레인영역(15) 사이에 SSR 채널 이온주입층(17)이 형성된다.
도 1b는 종래 할로구조의 모스트랜지스터의 구조 단면도이다.
도 1b의 모스트랜지스터는 도 1a와 거의 유사한 구조를 갖되 소스영역과 드레인영역 사이에 할로이온주입층(18)이 구비되고 있다.
도 1c는 IHLATI 구조의 모스트랜지스터의 구조 단면도로서, 도 1a 및 도 1b와 거의 유사한 구조를 갖되 소스영역과 드레인영역 사이에 인듐(Indium)이 틸트각을 주입된 IHALTI 이온주입층(19)이 구비되고 있다.
도 1a 내지 도 1c에 도시된 모스트랜지스터들은 길이가 감소할 때 문턱전압도 같이 감소하는 현상을 줄이고 펀치쓰루현상을 방지하기 위해 할로이온주입층 및 IHALTI 이온주입층을 구비하고는 있으나, 그 공정이 매우 복잡하고 그에 따르는 신뢰성과 경제성에 있어서의 소자 사용 효율을 저하시키고 있다.
특히, 숏채널효과를 제거하기 위해 여러 단계의 이온주입공정을 사용하고 있기 때문에 그 실현 가능성 및 경제성에 커다란 문제점을 갖고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 이온주입공정을 추가하지 않으면서 숏채널 효과를 억제하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 적층막을 형성하는 단계와, 상기 적층막을 패터닝하여 트렌치 예정 부위를 노출시키는 단계와, 상기 적층막을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 적층막을 제거하는 단계와, 상기 트렌치 아래의 반도체 기판내에 문턱전압조정을 위한 도펀트를 이온주입하는 단계와, 상기 트렌치를 포함한 상기 반도체기판상에 게이트절연막을 형성하는 단계와, 상기 트렌치를 채울때까지 상기 반도체 기판상에 게이트전극으로 예정된 도전막을 형성하는 단계와, 상기 트렌치를 매립하면서 상기 반도체 기판의 표면으로부터 상방향으로 돌출한 형태로 상기 도전막을 식각하여 게이트전극을 형성하는 단계와, 상기 게이트전극 양측면의 반도체 기판내에 소스 영역과 드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 매립 게이트(Buried gate) 구조의 모스트랜지스터(MOSFET)를 도시한 구조 단면도이다.
도 2를 참조하면, 제1 실시예에 따른 매립 게이트 구조의 모스트랜지스터는, 필드산화막(22)이 형성된 반도체 기판(21), 반도체 기판(21)의 표면에 설치된 트렌치(25), 트렌치(25)의 내벽면을 피복하는 게이트절연막(26a), 트렌치(25)를 매립하고 있고 반도체 기판(21)의 표면으로부터 상부 방향으로 돌출한 게이트전극(29a), 반도체 기판(21)내에서 트렌치(25)에 의해 서로 수평으로 격리되는 소스영역(32)과 드레인영역(33)을 구비하며, 트렌치(25)의 바닥은 채널로서 동작한다.
또한, 매립 게이트 구조의 모스트랜지스터는 반도체 기판(21)상에 서로 떨어져 소스영역(32)에 접촉되는 소스전극(34)과 드레인영역(33)에 접촉되는 드레인전극(35), 게이트전극(29a)에 전압을 인가하기 위한 게이트 전압인가전극(37), 트렌치(25)의 아래에 위치하여 문턱전압을 조정하는 문턱전압조절층(28), 게이트전극(29a)의 양측벽에 형성된 측벽 스페이서(31)를 포함한다. 여기서, 소스전극(34)과 드레인전극(35)은 층간절연막(36)에 의해 절연되고 있다.
도 2에서, 게이트 전극(29a)의 돌출부의 폭은 트렌치(25)를 매립하고 있는 부분의 폭보다 크거나 같고, 아울러 게이트전극(29a)의 돌출량은 트렌치(25)를 매립하고 있는 매립량에 비해 상대적으로 많다.
그리고, 소스영역(32)과 드레인영역(33)은 동일한 깊이를 갖고, 게이트전극(29a)의 매립 부분보다 그 깊이가 얕다.
이와 같이, 소스영역(32)과 드레인영역(33)의 깊이가 게이트전극(29a)의 매립부분보다 얕으면 트렌치(25)의 측면 및 바닥이 모두 채널로서 동작하기 때문에 작은 크기의 트랜지스터에서 발생되는 숏채널을 방지할 수 있다.
도 2의 모스트랜지스터의 소스/드레인영역은 통상적인 모스트랜지스터의 소스/드레인영역과 그 깊이가 같다.
도 3은 본 발명의 제2 실시예에 따른 매립 게이트 구조의 모스트랜지스터를 도시한 구조 단면도이다.
도 3을 참조하면, 제2 실시예에 따른 매립 게이트 구조의 모스트랜지스터는,필드산화막(22)이 형성된 반도체 기판(21), 반도체 기판(21)의 표면에 설치된 트렌치(25), 트렌치(25)의 내벽면을 피복하는 게이트절연막(26a), 트렌치(25)를 매립하고 있고 반도체 기판(21)의 표면으로부터 상부 방향으로 돌출한 게이트전극(29a), 반도체 기판(21)내에서 트렌치(25)에 의해 서로 수평으로 격리되는 소스영역(32a)과 드레인영역(33a)을 구비하며, 트렌치(25)의 바닥은 채널로서 동작한다.
또한, 매립 게이트 구조의 모스트랜지스터는 반도체 기판(21)상에 서로 떨어져 소스영역(32a)에 접촉되는 소스전극(34)과 드레인영역(33a)에 접촉되는 드레인전극(35), 게이트전극(29a)에 전압을 인가하기 위한 게이트 전압인가전극(37), 트렌치(25)의 아래에 위치하여 문턱전압을 조정하는 문턱전압조절층(28), 게이트전극(29a)의 양측벽에 형성된 측벽 스페이서(31)를 포함한다. 여기서, 소스전극(34)과 드레인전극(35)은 층간절연막(36)에 의해 절연되고 있다.
도 3에서, 게이트 전극(29a)의 돌출부의 폭은 트렌치(25)를 매립하고 있는 부분의 폭보다 크거나 같고, 아울러 게이트전극(29a)의 돌출량은 트렌치(25)를 매립하고 있는 매립량에 비해 상대적으로 많다.
그리고, 소스영역(32a)과 드레인영역(33a)은 동일한 깊이를 갖고, 게이트전극(29a)의 매립 부분과 그 깊이가 같다.
이와 같이, 소스영역(32a)과 드레인영역(33a)의 깊이가 게이트전극(29a)의 매립부분과 같으면 트렌치(25)의 바닥이 채널로서 동작하기 때문에 작은 크기의 트랜지스터에서 발생되는 숏채널을 방지할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 매립 게이트 구조의 모스트랜지스터를 도시한 구조 단면도이다.
도 4를 참조하면, 제3 실시예에 따른 매립 게이트 구조의 모스트랜지스터는, 필드산화막(22)이 형성된 반도체 기판(21), 반도체 기판(21)의 표면에 설치된 트렌치(25), 트렌치(25)의 내벽면을 피복하는 게이트절연막(26a), 트렌치(25)를 매립하고 있고 반도체 기판(21)의 표면으로부터 상부 방향으로 돌출한 게이트전극(29a), 반도체 기판(21)내에서 트렌치(25)에 의해 서로 수평으로 격리되는 소스영역(32b)과 드레인영역(33b)을 구비하며, 트렌치(25)의 바닥은 채널로서 동작한다.
또한, 매립 게이트 구조의 모스트랜지스터는 반도체 기판(21)상에 서로 떨어져 소스영역(32b)에 접촉되는 소스전극(34)과 드레인영역(33b)에 접촉되는 드레인전극(35), 게이트전극(29a)에 전압을 인가하기 위한 게이트 전압인가전극(37), 트렌치(25)의 아래에 위치하여 문턱전압을 조정하는 문턱전압조절층(28), 게이트전극(29a)의 양측벽에 형성된 측벽 스페이서(31)를 포함한다. 여기서, 소스전극(34)과 드레인전극(35)은 층간절연막(36)에 의해 절연되고 있다.
도 4에서, 게이트 전극(29a)의 돌출부의 폭은 트렌치(25)를 매립하고 있는 부분의 폭보다 크거나 같고, 아울러 게이트전극(29a)의 돌출량은 트렌치(25)를 매립하고 있는 매립량에 비해 상대적으로 많다.
그리고, 소스영역(32b)과 드레인영역(33b)은 동일한 깊이를 갖고, 게이트전극(29a)의 매립 부분보다 그 깊이가 깊다.
이와 같이, 소스영역(32b)과 드레인영역(33b)의 깊이가 게이트전극(29a)의 매립부분보다 깊으면 트렌치(25)의 바닥이 채널로서 동작하기 때문에 작은 크기의 트랜지스터에서 발생되는 숏채널을 방지할 수 있다.
한편, 도 2 및 도 3과 같은 효과를 얻기 위해서는 게이트전극의 매립부분보다 깊어지는 소스영역(32b)과 드레인영역(33b)이 제한되어야 한다.
도 2 내지 도 4에 따르면, 매립 게이트 구조의 모스트랜지스터들은 소스영역(32, 32a, 32b)과 드레인영역(33, 33a, 33b) 사이를 연결 또는 단락시키는 역할을 하거나 채널 길이(channel length)를 변조(modulation)시키는 역할을 하는 게이트전극(29a)이 소스영역(32, 32a, 32b)과 드레인영역(33, 33a, 33b) 사이에 위치하며, 또한, 소스영역(32, 32a, 32b)과 드레인영역(33, 33a, 33b) 사이에 위치하는 게이트전극(29a)이 통상적인 모스 트랜지스터의 게이트전극과는 다르게 소스영역(32, 32a, 32b)과 드레인영역(33, 33a, 33b) 사이의 반도체 기판(21) 안쪽으로 파고 들어가 매립되고 있다.
그리고, 소스영역(32, 32a, 32b)과 드레인영역(33, 33a, 33b)은 반도체 기판(21)에 문턱전압제어 및 전기적 전위 상태를 인가하기 위해 필요한 도펀트가 이온주입되어 있다. 예컨대, nMOSFET인 경우는 반도체 기판(21)에 p형 도펀트가 주입되고, 소스영역(32, 32a, 32b)과 드레인영역(33, 33a, 33b)은 n형 도펀트가 주입되며, pMOSFET인 경우에는 반도체 기판(21)에 n형 도펀트가 주입되고 소스영역(32, 32a, 32b)과 드레인영역(33, 33a, 33b)은 p형 도펀트가 주입된다.
결국, 도 2 내지 도 4에 따른 매립 게이트 구조의 모스트랜지스터들은 게이트전극(29a)이 트렌치(25)에 매립된 구조를 가지므로써 소자 동작시 트렌치(25)의 바닥에 형성되는 채널의 유효채널길이(Effective Channel Length; ECL)가 게이트전극(29a)의 게이트길이(Gate length)와 동일하다.
도 5a는 종래 모스트랜지스터의 펀치쓰루 특성을 나타낸 도면이고, 도 5b는 본 발명에 따른 모스트랜지스터의 펀치쓰루 특성을 나타낸 도면이다. 이때, 펀치쓰루 특성을 측정하기 위해 반도체 기판(11, 21)의 일영역에 이온주입을 통해 p+ 콘택층(10, 20)을 형성하였고, 이 p+ 콘택층(10, 20)에 펀치쓰루 측정전압을 인가하였다.
도 5a에 도시된 바와 같이, 도 1a와 같은 종래 일반적인 모스트랜지스터는 소스영역(16)과 드레인영역(15) 아래의 공핍 영역(depletion region; D1)이 게이트전극(13)이 형성시키는 채널(C1) 밑으로 상당량 파고 들어오게 되어 펀치쓰루 현상에 대단히 취약하다.
하지만, 도 5b에 도시된 바와 같이, 도 2와 같은 매립 게이트 구조의 모스 트랜지스터는 게이트전극(59a)이 소스영역(62)과 드레인영역(63) 사이에 파고 들어가 있는 구조이기 때문에 소스영역(62)과 드레인영역(63)의 공핍영역(D2)이 채널(C2) 밑으로 파고 들어오는 정도가 미미하다.
결국, 매립 게이트 구조의 모스 트랜지스터는 더 작은 채널 길이를 정의하더라도 견딜 수 있는 펀치쓰루 특성을 갖게 된다. 따라서, 별도의 추가 이온주입이나 그외 게이트 구조를 추가하지 않아도 특성이 우수하고 더 작은 채널 길이를 정의하기에 대단히 유리한 구조를 갖는다.
더욱이, 문턱전압을 제어하기 위해 게이트전극 밑부분에 문턱전압조정용 이온주입을 진행하는 경우나, 소스영역과 드레인영역의 공핍영역을 작게 하기 위해서두 영역 밑부분에 필요한 이온주입을 진행하는 경우에, 모두 그 공정이 용이하게 진행된다.
도 6a 및 도 6b는 종래 모스트랜지스터와 본 발명의 모스트랜지스터의 드레인전극과 게이트전극간 공간 마진을 비교한 도면이다.
도 6a에 도시된 바와 같이, 종래 모스트랜지스터는 게이트전극이 반도체 기판상에 돌출되어 구비됨에 따라 측벽스페이서의 두께가 증가하고, 이에 따라 드레인전극과 게이트전극간 공간(M1)이 넓다.
그러나, 도 6b와 같은 본 발명의 모스트랜지스터는 게이트전극의 바닥이 반도체 기판내에 매립되고 있으므로 상대적으로 반도체 기판 표면으로 돌출되는 게이트전극의 높이가 낮아 측벽 스페이서의 두께가 얇다. 따라서, 드레인전극과 게이트전극간 공간(M2)이 좁게 된다. 결국, 이 공간(M2)에 대한 디자인룰이 작아지게 됨에 따라 단위 트랜지스터 설계시 더 작은 크기의 트랜지스터를 구현할 수 있다.
도 7a 내지 도 7f는 도 2에 도시된 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 7a에 도시된 바와 같이, 웰(도시 생략)이 형성된 반도체 기판(21)에 공지된 STI(Shallow Trench Isolation)법을 이용하여 필드산화막(22)을 형성한 후, 매우 얕은 트렌치 공정(very shallow trench process)을 통해 반도체 기판(21)을 얕은 깊이로 식각하여 트렌치(25)를 형성한다.
이때, 매우 얕은 트렌치 공정은 STI법과 유사하게 이루어진다. 즉, 반도체 기판(21)상에 패드산화막(23)과 패드질화막(24)을 차례로 형성한 후, 얕은 트렌치를 정의하는 마스크(도시 생략)로 패드질화막(24), 패드산화막(23)을 식각한다. 연속해서 패드산화막(23) 식각후 노출된 반도체 기판(21)을 식각하거나, 패드질화막(24)을 식각마스크로 하여 반도체 기판(21)을 식각하므로써 얕은 트렌치(25)를 형성한다.
도 7b에 도시된 바와 같이, 패드질화막(24)과 패드산화막(23)을 제거한 후, 트렌치(25)가 형성된 반도체 기판(21)상에 게이트절연막(26)을 형성한다. 이때, 게이트절연막(26)은 열산화(thermal oxidation) 공정을 통해 성장시킨 열산화막이거나 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 통해 증착한 실리콘산화막일 수 있다.
다음으로, 게이트절연막(26)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1 감광막 패턴(27)을 형성한다. 이때, 제1 감광막 패턴(27)은 필드산화막(22)을 제외한 반도체 기판(21)의 전영역을 노출시킨다.
다음으로, 제1 감광막 패턴(27)을 이온주입 마스크로 문턱전압 조절(threshold voltage adjust)을 위한 도펀트를 반도체 기판(21)에 이온주입하여 문턱전압조절층(28)을 형성한다. 이때, 문턱전압조절층(28)은 게이트전극이 매립될 트렌치(25)의 바로 아래에 형성된다. 이를 위해 도펀트의 이온주입시 트렌치(25)보다 깊은 위치에 문턱전압조절층(28)이 형성되도록 이온주입에너지를 선택한다.
예컨대, 문턱전압 제어를 위한 도펀트로는 붕소(B), 이불화붕소(BF2)를 이용한다.
도 7c에 도시된 바와 같이, 제1 감광막 패턴(27)을 제거한 후, 게이트절연막(26)상에 폴리실리콘막(29)을 증착한다. 그리고, 폴리실리콘막(29)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트전극을 정의하는 제2 감광막 패턴(30)을 형성한다.
도 7d에 도시된 바와 같이, 제2 감광막 패턴(30)을 식각마스크로 폴리실리콘막(29)을 식각하여 트렌치(25)에 바닥이 매립되는 폴리실리콘막(29a)으로 이루어진 게이트전극(이하, '게이트전극'이라고 약칭함)을 형성한다.
여기서, 게이트전극(29a)는 그 바닥이 트렌치(25)에 매립되는 매립(buried) 게이트 구조를 갖고, 반도체 기판(21)의 표면으로부터 상부 방향으로 돌출된 형태이다. 또한, 게이트전극(29a)의 돌출부의 폭은 트렌치(25)를 매립하고 있는 부분의 폭보다 크거나 같고, 아울러 게이트전극(29a)의 돌출량은 트렌치(25)를 매립하고 있는 매립량에 비해 상대적으로 많다.
도 7e에 도시된 바와 같이, 제2 감광막 패턴(30)을 제거한 후, 게이트전극(29a)를 포함한 반도체 기판(21)상에 절연막을 증착하고 에치백하여 게이트전극(29a)의 양측벽에 접하는 측벽 스페이서(31)를 형성한다. 이때, 게이트절연막(26)도 동시에 에치백되어 측벽 스페이서(31) 및 게이트전극(29a) 하부의 게이트절연막(26a)을 제외한 반도체 기판(51)상의 게이트절연막(26)이 제거된다.
다음에, 별도의 마스크나 게이트전극(29a) 및 측벽 스페이서(31)를 이온주입마스크로 도펀트를 이온주입하여 반도체 기판(21)내에 소스영역(32)과 드레인 영역(33)을 형성한다.
도 7f에 도시된 바와 같이, 반도체 기판(21)상에 층간절연막(34)을 증착 및 평탄화한 후, 층간절연막(34)을 콘택마스크로 식각하여 각각 소스영역(32)과 드레인영역(33)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통해 소스영역(32)과 드레인영역(33)에 접속되는 소스전극(35)과 드레인전극(36)을 형성한다. 이때, 게이트전극(29a)에 전압을 인가하기 위한 게이트전압인가전극(37)도 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 기존의 공정기술을 통해서도 고집적 반도체 소자를 구현할 수 있을뿐만 아니라, 숏채널효과를 제거하기 위한 공정이 복잡하지 않으면서 부가적인 이온주입과정이 생략되므로 비용부담을 감소시킬 수 있는 효과가 있다.
도 1a은 종래 SSR 채널을 갖는 모스트랜지스터의 구조 단면도,
도 1b는 종래 할로 구조의 모스트랜지스터의 구조 단면도,
도 1c는 종래 IHLATI 구조의 모스트랜지스터의 구조 단면도,
도 2는 본 발명의 제1 실시예에 따른 매립 게이트 구조의 모스트랜지스터를 도시한 구조 단면도,
도 3은 본 발명의 제2 실시예에 따른 매립 게이트 구조의 모스트랜지스터를 도시한 구조 단면도,
도 4는 본 발명의 제3 실시예에 따른 매립 게이트 구조의 모스트랜지스터를 도시한 구조 단면도,
도 5a는 종래 모스트랜지스터의 펀치쓰루 특성을 나타낸 도면,
도 5b는 본 발명의 모스트랜지스터의 펀치쓰루 특성을 나타낸 도면,
도 6a는 종래 소스전극/드레인전극과 게이트전극간 공간마진을 도시한 도면,
도 6b는 본 발명의 소스전극/드레인전극과 게이트전극간 공간마진을 도시한 도면,
도 7a 내지 도 7f는 도 2에 도시된 모스트랜지스터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
25 : 트렌치 26a : 게이트절연막
28 : 문턱전압조절층 29a : 게이트전극
31 : 측벽 스페이서 32 : 소스영역
33 : 드레인영역 35 : 소스전극
36 : 드레인전극

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  9. 반도체 기판상에 적층막을 형성하는 단계;
    상기 적층막을 패터닝하여 트렌치 예정 부위를 노출시키는 단계;
    상기 적층막을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 적층막을 제거하는 단계;
    상기 트렌치 아래의 반도체 기판내에 문턱전압조정을 위한 도펀트를 이온주입하는 단계;
    상기 트렌치를 포함한 상기 반도체기판상에 게이트절연막을 형성하는 단계;
    상기 트렌치를 채울때까지 상기 반도체 기판상에 게이트전극으로 예정된 도전막을 형성하는 단계;
    상기 트렌치를 매립하면서 상기 반도체 기판의 표면으로부터 상방향으로 돌출한 형태로 상기 도전막을 식각하여 게이트전극을 형성하는 단계; 및
    상기 게이트전극 양측면의 반도체 기판내에 소스 영역과 드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서,
    상기 소스영역과 상기 드레인영역은 동일한 깊이로 형성되며, 상기 게이트전극의 매립 부분보다 얕은 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9 항에 있어서,
    상기 소스영역과 상기 드레인영역은 동일한 깊이로 형성되며, 상기 게이트전극의 매립 부분보다 깊은 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제9 항에 있어서,
    상기 소스영역과 상기 드레인영역은 동일한 깊이로 형성되며, 상기 게이트전극의 매립 부분과 동일한 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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