KR100718248B1 - 리세스 구조의 형성 방법, 이를 이용한 리세스된 채널을갖는 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
리세스 채널을 갖는 트랜지스터 형성 방법에 있어서, 기판에 제1 깊이를 갖는 소자 분리막을 형성한다. 소자 분리막에 인접하는 기판에 제1 깊이보다 작은 제2 깊이의 정션을 갖는 소스/드레인 영역들을 형성한다. 소스/드레인 영역들이 형성된 기판을 부분적으로 식각하여 제1 리세스를 형성하고, 제1 리세스의 측벽에 보호막 패턴을 형성한다. 보호막 패턴을 식각 마스크로 이용하여 제1 리세스 아래의 기판을 육불화황 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 사용하여 식각함으로써, 제1 리세스보다 큰 폭을 갖는 제2 리세스를 형성한다. 제1 및 제2 리세스의 측벽에 게이트 절연막을 형성하고, 게이트 절연막 상에 제1 및 제2 리세스를 채우는 게이트 전극을 형성한다. 이와 같이, 게이트 전극의 하부가 확장됨으로써 소스/드레인의 정션 영역이 축소되어 정션 누설 전류가 감소될 수 있다.
Description
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 리세스 구조의 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 리세스된 채널을 갖는 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 리세스된 채널을 갖는 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 트랜지스터의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300, 400：기판 105, 230：패드 산화막
110：하드 마스크층 120, 245：패드 산화막 패턴
125：하드 마스크 패턴 130, 255, 320, 420：제1 리세스
135, 260：보호막 138, 265：보호막 패턴
140, 270, 325, 440：제2 리세스 205, 305, 405：소자 분리막
210, 310, 410：제1 불순물 영역 215, 315, 415：제2 불순물 영역
220, 370, 420：소스/드레인 영역 225, 375, 425：정션
235：제1 하드 마스크층 250：제1 하드 마스크 패턴
275, 330, 445：게이트 절연막 280, 340：제1 도전막
282, 350, 450：제1 도전막 패턴 285, 345：제2 도전막
288, 355, 455：제2 도전막 패턴 290, 360, 460：게이트 전극
본 발명은 리세스 구조의 형성 방법, 이를 이용한 리세스된 채널을 갖는 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 개선된 구조를 갖는 리세스 구조의 형성 방법, 이를 이용하여 전기적 특성이 향상된 리세스된 채널을 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라, 반도체 장치를 구성하는 패턴의 선폭 및 상기 패턴들의 간격이 현저하게 좁아지고 있다. 패턴의 선폭이 감소됨에 따라 트랜지스터의 채널(channel) 길이도 줄어들고 있다. 그런데, 상기 채널 길이가 트랜지스터가 동작에 필요한 유효 채널 길이(effective channel length) 보다 작게 형성되면, 단채널 효과(short channel effect)에 의해서 상기 트랜지스터의 전기적인 특성이 저하되는 문제가 발생할 수 있다. 이에 따라, 충분한 유효 채널 길이를 확보하기 위하여 다양한 구조를 갖는 트랜지스터들이 연구되고 있다.
상기 단채널 효과를 방지할 수 있는 유효 채널 길이를 가지면서 트랜지스터의 성능을 극대화시키기 위한 방법의 하나로 리세스된 채널(recessed channel)을 갖는 트랜지스터가 개발되었다. 예를 들면, Faltermeier 등에게 허여된 미합중국 특허 제6,150,670호에는 기판 상에 게이트 전극이 수직으로 매립된 수직 트랜지스터(vertical transistor)의 제조 방법이 개시되어 있다.
그러나, 상술한 수직 트랜지스터는 디자인 룰(design rule)이 약 90㎚ 이하로 감소할 경우, 게이트 전극의 기저부의 폭이 점점 감소함에 따라 다음과 같은 문제들이 발생할 수 있다. 즉, 상기 게이트 전극의 기저부에 전계가 집중되어 문턱 전압 산포가 악화될 수 있으며, 트랜지스터의 채널 길이가 감소되어 단채널 효과가 발생될 수 있다.
이러한 문제점들은 트랜지스터를 형성하기 위한 리세스의 저면을 확장시킴으로서 억제될 수 있다. 예를 들면, Min 등에게 허여된 미합중국 특허 제6,476,444호에는 채널 영역을 효율적으로 증대시키기 위하여 하부가 타원 형태로 확장된 리세스에 매립된 게이트 전극 및 이의 제조 방법이 개시되어 있다. 이러한 형태의 리세스는 먼저 예비 리세스를 형성하고, 상기 예비 리세스의 저면 아래의 기판을 등방성 식각함으로써 형성될 수 있다.
그러나, 상기 리세스의 하부를 등방성 식각 공정을 이용하여 원하는 폭을 갖는 타원 형태로 형성하기는 쉽지 않다. 상기 리세스의 하부를 크게 형성할수록 리세스 하부의 폭이 증가하지만, 리세스의 깊이도 같이 확장되는 문제가 있다. 상기 리세스가 과도한 깊이로 형성되는 경우에는 몸체 효과(body effect)로 인하여 트랜지스터의 전기적인 특성에 문제가 발생할 수 있다.
한편, 상기와 같은 트랜지스터의 소스/드레인 영역은 기판에서 필드 영역의 소자 분리막과 상기 게이트 전극 사이에 형성된다. 통상적으로, 소스/드레인 영역의 정션(junction)에서는 정션 누설 전류(junction leakage current)가 발생한다. 디자인 룰이 급격히 감소함에 따라, 상기 정션 누설 전류에 의한 소자의 특성 저하 문제가 대두되고 있다. 이와 같은 정션 누설 전류는 정션 영역(junction area)의 폭과 대체로 비례하기 때문에 정션 영역을 최소화할 수 있는 구조를 갖는 트랜지스터의 개발이 요구된다.
따라서, 본 발명의 제1 목적은 요구되는 형태를 갖는 리세스 구조의 형성 방법을 제공하는 것이다.
본 발명의 제2 목적은 전술한 리세스 구조의 형성 방법을 이용하여 향상된 전기적 특성을 갖는 리세스된 채널을 포함하는 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 향상된 전기적 특성을 갖는 리세스된 채널을 포함하는 트랜지스터를 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 리세스 구조의 형성 방법에 있어서, 기판에 제1 식각 공정을 통하여 제1 리세스를 형성하고, 상기 제1 리세스의 측벽에 보호막 패턴을 형성한다. 상기 보호막 패턴을 식각 마스크로 이용하고 상기 제1 리세스 아래의 기판을 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 포함하는 식각 가스를 사용하는 제2 식각 공정을 통하여 식각함으로써, 상기 제1 리세스의 폭 보다 큰 폭을 갖는 제2 리세스를 형성한다. 상기 제2 리세스는 타원 또는 트랙의 형상을 가질 수 있다. 상기 제1 식각 공정은 이방성 식각 공정을 포함한다. 상기 제2 식각 공정에 있어서, 상기 식각 가스는 육불화황 가스, 염소 가스 및 산소 가스를 약 1.0：6.0：0.2 내지 0.3 정도의 유량비로 포함한다. 상기 제2 식각 공정은 등방성 식각 공정을 포함한다. 여기서, 상기 제2 식각 공정은 약 15mTorr 내지 25mTorr 정도의 압력 하에서 약 400W 내지 600W 정도의 전압을 인가하면서 약 5초 내지 15초 동안 수행된다. 상기 제2 식각 공정을 통해 형성되는 상기 제2 리세스는 깊이에 대한 폭의 비가 약 1.0：1.0 내지 1.5 정도가 된다. 상술한 리세스 구조의 형성 방법에 따르면, 기판의 표면으로부터 실질적으로 수직한 방향을 따라 형성된 제1 리세스 및 상기 제1 리세스의 아래로 연결되며 폭이 깊이보다 큰 제2 리세스를 용이하게 형성할 수 있다.
전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 리세스된 채널을 갖는 트랜지스터의 제조 방법에 있어서, 기판에 제1 깊이를 갖는 소자 분리막을 형성한다. 상기 소자 분리막에 인접하는 기판에 상기 제1 깊이보다 작은 제2 깊이의 정션(junction)을 갖는 소스/드레인 영역들을 형성한다. 상기 소스/드레인 영역들이 형성된 기판을 부분적으로 식각하여 제1 리세스를 형성하 고, 상기 제1 리세스의 측벽에 보호막 패턴을 형성한다. 상기 보호막 패턴을 식각 마스크로 이용하여 상기 제1 리세스 아래의 기판을 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 포함하는 식각 가스를 사용하여 식각함으로써, 상기 제1 리세스보다 큰 폭을 갖는 제2 리세스를 형성한다. 상기 제1 및 제2 리세스의 측벽에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 제1 및 제2 리세스를 채우는 게이트 전극을 형성한다. 상기 제2 리세스는 상기 정션의 제2 깊이에서 최대 폭을 가질 수 있다. 상기 제2 리세스를 형성한 후, 상기 보호막 패턴이 제거될 수 있다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 리세스된 채널을 갖는 트랜지스터의 제조 방법에 있어서, 기판에 제1 깊이를 갖는 소자 분리막을 형성한다. 상기 소자 분리막에 인접하는 기판에 제1 리세스를 형성하고, 상기 제1 리세스의 측면 상에 보호막 패턴을 형성한다. 상기 보호막 패턴을 식각 마스크로 이용하여 상기 제1리세스 아래의 기판을 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 포함하는 식각 가스를 사용하여 식각함으로써, 상기 제1 리세스보다 큰 폭을 갖는 제2 리세스를 형성한다. 상기 제1 및 제2 리세스 측벽에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 제1 및 제2 리세스를 채우는 게이트 전극을 형성한다. 이어서, 상기 소자 분리막과 인접하는 기판에 불순물을 주입함으로써, 상기 제1 깊이보다 작은 제2 깊이에서 정션(junction)을 갖는 소스/드레인 영역들을 형성한다.
상술한 리세스된 채널을 갖는 트랜지스터의 제조 방법에 따르면, 리세스된 부위의 게이트 전극 하부가 타원 형상 또는 트랙 형상으로 확장됨으로써, 소자 분리막과 상기 게이트 전극 사이에 형성되는 소스/드레인 영역들의 정션 폭이 감소되어 상기 정션 영역으로부터 발생되는 정션 누설 전류를 감소시킬 수 있다.
상술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 리세스된 채널을 갖는 트랜지스터는, 기판에 제1 깊이로 형성된 소자 분리막, 상기 소자 분리막에 인접하여 기판에 형성되며 상기 제1 깊이 보다 작은 제2 깊이의 정션을 갖는 소스/드레인 영역들, 상기 소스/드레인 영역들을 구비된 기판에 형성된 제1 리세스, 상기 제1 리세스 아래에 형성되며 상기 제2 깊이에서 최대 폭을 갖는 제2 리세스, 상기 제2 리세스의 측벽 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 상기 제1 및 제2 리세스를 채우는 게이트 전극을 포함한다. 상기 소자 분리막과 상기 제2 리세스 사이의 정션은 약 100Å 내지 500Å 정도의 폭을 가질 수 있다.
본 발명에 의하면, 리세스된 부위에 형성된 게이트 전극의 하부는 타원 형상 또는 트랙 형상으로 확장된 구조를 가진다. 이에 따라, 상기 게이트 전극의 하부를 따라 형성되는 채널의 길이가 증가된다. 또한, 소스/드레인 영역들이 기판의 표면으로부터 상기 게이트 전극 하부가 최대 폭을 갖는 깊이까지 형성되기 때문에, 소스/드레인 영역들의 정션의 폭이 감소한다. 따라서, 이러한 게이트 전극 및 소스/드레인 영역들을 구비하는 트랜지스터는 채널 길이의 증가 및 정션 누설 전류의 감소와 같이 향상된 전기적 특성을 가진다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 리세스 구조의 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 웨이퍼, SOI(Silicon On Insulator) 기판 또는 금 속 산화물 단결정 기판 등과 같은 기판(100) 상에 패드 산화막(105)을 형성한다. 패드 산화막(105)은 후속하여 하드 마스크층(110)을 형성하는 동안 하드 마스크층(110)과 기판(100) 사이에 발생하는 스트레스(stress)를 완화시키는 역할을 한다. 예를 들면, 패드 산화막(105)은 실리콘 산화물(SiO2)과 같은 산화물로 이루어질 수 있다. 또한, 패드 산화막(105)은 열산화(thermal oxidation) 공정, 화학 기상 증착(CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 기판(100) 상에 형성된다.
패드 산화막(105) 상에는 하드 마스크층(110)이 형성된다. 하드 마스크층(110)은 기판(100) 및 패드 산화막(105)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 하드 마스크층(110)은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성된다. 또한, 하드 마스크층(110)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착 공정(PE-CVD) 또는 원자층 적층(ALD) 공정을 이용하여 패드 산화막(105) 상에 형성된다.
하드 마스크층(110) 상에 포토레지스트막을 도포한 다음, 상기 포토레지스트막을 노광 및 현상하여 하드 마스크층(110) 상에 포토레지스트 패턴(115)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(115)을 식각 마스크로 이용하여 하드 마스크층(110)을 부분적으로 식각함으로써, 패드 산화막(105) 상에 제1 리세스(130)가 형성될 영역을 정의하는 하드 마스크 패턴(125)을 형성한다.
포토레지스트 패턴(115)을 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정으로 제거한 후, 기판(100) 및 패드 산화막(105)에 대하여 하드 마스크 패턴(125)을 식각 마스크로 이용하는 제1 식각 공정을 수행한다. 상기 제1 식각 공정을 통하여, 패드 산화막(105) 및 기판(100)이 부분적으로 제거되어 기판(100)에 제1 리세스(130)가 형성되는 한편, 기판(100) 상에는 패드 산화막 패턴(120)이 형성된다. 상기 제1 식각 공정은 반응성 이온 식각(Reactive Ion Etch; RIE) 공정 또는 건식 식각(chemical dry etch; CDE) 공정을 포함한다. 또한, 상기 제1 식각 공정은 이방성 식각 공정을 포함한다. 이와 같은 제1 식각 공정에 따라 제1 리세스(130)는 기판(100)에 대하여 실질적으로 수직한 방향으로 형성된다.
본 발명의 다른 실시예에 따르면, 기판(100)에 제1 리세스(130)를 형성한 다음, 애싱 공정 및 스트리핑 공정을 통해 포토레지스트 패턴(115)을 제거할 수 있다. 본 발명의 또 다른 실시예에 따르면, 포토레지스트 패턴(115)의 높이를 조절하여 기판(100)에 제1 리세스(130)를 형성하는 상기 제1 식각 공정 동안 포토레지스트 패턴(115)이 소모되게 할 수 있다. 즉, 별도의 추가적인 공정을 수행하지 않고 포토레지스트 패턴(115)을 제거할 수 있다.
다시 도 1b를 참조하면, 제1 리세스(130)의 저면과 측벽 및 하드 마스크 패턴(125) 상에 보호막(135)을 형성한다. 보호막(135)은 기판(100)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 보호막(135)은 실리콘 산화물과 같은 산화물이나 실리콘 질화물 또는 티타늄 질화물 등의 질화물을 사용하여 형성된다. 또한, 보호막(135)은 화학 기상 증착(CVD) 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다.
도 1c를 참조하면, 하드 마스크 패턴(135) 및 제1 리세스(130)의 저면 상에 위치하는 보호막(135)을 제거함으로써, 제1 리세스(130)의 측벽에 보호막 패턴(138)을 형성한다. 보호막 패턴(138)은 에치백 공정(etch back process) 또는 건식 식각 공정을 이용하여 형성된다. 제1 리세스(130)의 측벽에만 보호막 패턴(138)이 형성될 경우, 제1 리세스(130)의 저면을 통해 기판(100)이 노출된다.
보호막 패턴(138)을 식각 마스크로 이용하여 제1 리세스(130)의 저면을 통해 노출된 기판(100)을 제2 식각 공정으로 식각한다. 이에 따라, 기판(100)에는 제1 리세스(130)의 폭 보다 큰 폭을 갖는 제2 리세스(140)가 형성된다. 예를 들면, 제2 리세스(140)는 타원 형상 또는 트랙 형상을 가진다. 상기 제2 식각 공정은 등방성 건식 식각 공정을 포함한다. 예를 들면, 제2 리세스(140)는 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 포함하는 식각 가스를 이용하는 건식 식각 공정을 통해 형성된다. 상기 제2 식각 공정에 있어서, 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 약 1.0：6.0：0.2 내지 0.3 정도의 유량비로 포함하는 식각 가스를 사용한다. 상기 제2 식각 공정은 약 15mTorr 내지 약 25mTorr 정도의 압력 하에서 약 400W 내지 약 600W 정도의 전력을 인가하면서 약 5초 내지 약 15초 동안 수행된다. 보다 바람직하게는, 상기 제2식각 공정은 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 약 1.0：6.0：0.25 정도의 유량비로 포함하는 식각 가스를 이용하고, 약 20mTorr 정도의 압력 하에서 약 600W 정도의 전력을 인가하면서 약 5초 내지 약 15초 동안 수행된다.
제2 리세스(140)는 상술한 제2 식각 공정을 통해 제1 리세스(130)의 폭보다 큰 폭(Y)을 가진다. 예를 들면, 제2 리세스(140)의 깊이(X)에 대한 폭(Y)의 비는 약 1.0：1.0 내지 1.5 정도가 된다. 상기 육불화황 가스, 염소 가스 및 산소 가스를 함유하는 식각 가스를 사용하는 등방성 건식 식각 공정인 제2 식각 공정에 있어서, 산소 가스가 제2 리세스(140)의 깊이를 제어하는 인자로 작용하게 된다. 따라서, 상술한 압력 및 전력을 그대로 유지한 상태에서 육불화황 가스, 염소 가스 및 산소 가스의 유량비를 약 1.0：6.0：0.5 정도로 하여 상기 식각 가스 내의 산소 가스의 함량을 증가시킬 경우, 제2 리세스(140)의 깊이(X)가 증가되어 제2 리세스(140)가 실질적으로 타원 형상 또는 트랙 형상으로부터 원형에 가까운 단면 형상을 가질 수 있다. 또한, 전술한 압력 및 전력을 유지한 상태에서 염소 가스와 산소 가스의 유량은 변화시키지 않고 상기 식각 가스 내의 육불화황 가스의 유량만 증가시킬 경우에는 제2 리세스(140)의 폭(Y)을 더 증가시킬 수 있으므로 제2 리세스(140)가 트랙에 가까운 단면 형상을 가질 수 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘 웨이퍼, SOI 기판 또는 금속 산화물 단결정 기판 등을 포함하는 기판(200)에 기판(200)의 표면으로부터 제1 깊이(A)를 갖는 소자 분리막(205)을 형성한다. 이에 따라, 기판(200)에는 트랜지스터가 형성되는 액티브 영역들 및 상기 액티브 영역들을 전기적으로 분리시키기 위한 필드 영역들이 정의된다.
소자 분리막(205)은 셸로우 트렌치 소자 분리(shallow trench isolation; STI) 공정과 같은 소자 분리 공정을 이용하여 형성된다. 소자 분리막(205)은 산화물을 사용하여 형성된다. 예를 들면, 소자 분리막(205)은 PSG(phosphor silicate glass), TEOS(tetraethylorthosilicate), USG(undoped silicate glass), BPSG(boro-phosphorous silicate glass), HDP(high density plasma) 산화물 또는 SOG(spin on glass)를 사용하여 형성된다. 또한, 소자 분리막(205)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 또는 스핀 코팅(spin coating) 공정을 통해 형성된다. 본 발명의 일 실시예에 따르면, 소자 분리막(205)의 측벽은 기판(200)에 대하여 약 80° 내지 90° 정도의 경사를 가진다. 소자 분리막(205)이 기판(200)의 표면으로부터 제1 깊이(A)로 형성되면, 소스/드레인 영역들(220)(도 2b 참조)은 각기 상기 액티브 영역에 소자 분리막(205)의 제1 깊이(A)보다 얕은 제2 깊이(D)로 형성된다.
상기 액티브 영역에 제1 도전형을 갖는 제1 불순물을 주입하여 소자 분리막(205)의 제1 깊이(A)보다 깊은 제3 깊이(B)를 갖는 제1 불순물 영역(210)을 형성한다. 제1 불순물 영역(210)에 의해 기판(200)은 셀 영역(cell area)과 주변 회로 영역(peripheral circuit area)으로 정의될 수 있다. 제1 불순물 영역(210)은 상기 제1 불순물을 상기 액티브 영역에 이온 주입 공정으로 주입한 다음, 열처리 공정을 통하여 형성된다. 본 발명의 일 실시예에 있어서, 제1 불순물 영역(210)은 P형의 불순물을 사용하여 형성된다. 예를 들면, 제1 불순물 영역(210)은 보론(B), 갈륨(Ga) 또는 인듐(In)을 포함하는 3족 원소를 약 90KeV 내지 110Kev 정도의 에너지로 주입함으로써 약 4×1011~13 원자/㎠ 정도의 제1 불순물 농도로 형성된다. 바람직하게는, 제1 불순물 영역(210)은 보론(B)을 약 100KeV 정도의 에너지로 주입하여 약 4×1012 원자/㎠ 정도의 제1 불순물 농도로 형성된다.
제1 불순물 영역(210)에 제1 도전형을 갖는 제2 불순물을 주입하여 상기 소스/드레인 영역들(220)의 제2 깊이(D)보다 크고 제1 불순물 영역(210)의 제3 깊이(B)보다 작은 제4 깊이(C)를 갖는 제2 불순물 영역(215)을 형성한다. 제2 불순물 영역(215)은 트랜지스터의 채널(도시되지 않음)이 형성될 부위의 불순물 농도를 조절하여, 트랜지스터 동작을 위한 문턱 전압을 설정하는 역할을 수행한다. 제2 불순물 영역(215)은 상기 제2 불순물을 상기 액티브 영역에 이온 주입 공정한 후, 열처리함으로써 형성된다. 예를 들면, 제2 불순물 영역(215)은 보론(B), 갈륨(Ga) 또는 인듐(In)을 포함하는 3족 원소를 약 40KeV 내지 60KeV 정도의 에너지로 주입하여 약 6 ×1011~13 원자/㎠ 정도의 제2 불순물 농도를 갖도록 형성된다. 바람직하게는, 제2 불순물 영역(215)은 보론(B)을 약 50KeV 정도의 에너지로 주입함으로써 약 6 ×1012 원자/㎠ 정도의 제2 불순물 농도를 가진다.
도 2b를 참조하면, 제2 불순물 영역(215)에 제2 도전형의 제3 불순물을 주입하여, 소자 분리막(205)의 제1 깊이(A)보다 작은 제2 깊이(D)를 갖는 소스/드레인 영역들(220)을 형성한다. 본 발명의 일 실시예에 있어서, 소스/드레인 영역들(220)의 제3 불순물은 상기 제1 도전형과 상이한 제2 도전형을 가진다. 소소/드레인 영역들(220)은 N형의 불순물을 사용하여 이온 주입 공정을 통해 형성된다. 예를 들면, 소스/드레인 영역들(220)은 인(P), 비소(As) 또는 비스무스(Bi)를 포함하는 5족 원소를 약 5KeV 내지 15KeV 정도의 에너지로 주입하여 약 1×1012~14 원자/㎠ 정도의 제3 불순물 농도를 가진다. 바람직하게는, 소스/드레인 영역들(220)은 인(P)을 약 10KeV 정도의 에너지로 주입함으로써, 약 1 × 1013 원자/㎠ 정도의 제3 불순물 농도를 가진다.
상술한 바와 같이, 상기 N형의 제3 불순물을 포함하는 소스/드레인 영역들(220)이 상기 P형의 제2 불순물을 포함하는 제2 불순물 영역(215)에 형성됨으로써, 소스/드레인 영역들(220)과 제2 불순물 영역(215)이 접하는 부위에는 P-N 정션(P-N junction)(225)이 형성된다.
도 2c를 참조하면, 소자 분리막(205)이 형성된 기판(200) 상에 패드 산화막(230) 및 제1 하드 마스크층(235)을 형성한 후, 제1 하드 마스크층(235) 상에 포토레지스트 패턴(240)을 형성한다. 패드 산화막(230), 제1 하드 마스크층(235) 및 포토레지스트 패턴(240)을 형성하는 공정들은 도 1a를 참조하여 설명한 공정들과 실 질적으로 동일하므로 이에 대한 설명은 생략한다.
도 2d를 참조하면, 포토레지스트 패턴(240)을 식각 마스크로 이용하여 제1 하드 마스크층(235)을 부분적으로 식각함으로써, 패드 산화막(230) 상에 제1 리세스(255)가 형성될 부위를 정의하는 제1 하드 마스크 패턴(250)을 형성한다.
제1 하드 마스크 패턴(250)을 식각 마스크로 이용하는 제1 식각 공정을 통해 패드 산화막(230) 및 소스/드레인 영역(220)이 형성된 기판(200)을 부분적으로 식각하여, 기판(200)의 액티브 영역에 제1 리세스(255)를 형성하는 동시에 기판(200) 상에 패드 산화막 패턴(245)을 형성한다. 상기 제1 식각 공정은 반응성 이온 식각(RIE) 공정 또는 건식 식각(CDE) 공정을 포함한다. 또한, 상기 제1 식각 공정이 이방성 식각 공정을 포함하기 때문에 제1 리세스(255)는 기판(200)에 대하여 실질적으로 수직한 방향으로 형성된다.
제1 리세스(255)의 저면과 측벽 및 제1 하드 마스크 패턴(250) 상에 연속적으로 보호막(260)을 형성한다. 예를 들면, 제1 리세스(255)는 약 500Å 내지 900Å 정도의 폭으로 형성되며, 이 때 보호막(260)은 약 40Å 내지 100Å 정도의 두께로 형성된다. 제1 리세스(255) 및 보호막(260)을 형성하는 공정들은 도 1b를 참조하여 설명한 공정들과 실질적으로 동일하므로 이에 대한 설명은 생략한다.
도 2e를 참조하면, 제1 하드 마스크 패턴(250)의 상부 및 제1 리세스(255)의 저면 상에 존재하는 보호막(265)을 제거하여 제1 리세스(255)의 측벽에 보호막 패턴(265)을 형성한다. 제1 리세스(255)의 측벽에만 보호막 패턴(265)이 형성됨에 따라 제1 리세스(255)의 저면을 통해 기판(200)이 노출된다.
보호막 패턴(265)을 식각 마스크로 이용하여 제1 리세스(255)를 통해 노출된 기판(200)을 육불화황 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 사용하는 제2 식각 공정을 통하여 식각한다. 상기 제2 식각 공정은 등방성 건식 식각 공정을 포함한다. 상기 제2 식각 공정에 따라, 제1 리세스(255)의 하부에 제1 리세스(255)의 폭 보다 큰 폭을 갖는 제2 리세스(270)가 형성한다. 제2 리세스(270)는 타원의 형상 또는 트랙의 형상을 가진다. 예를 들면, 제2 리세스(270)는 약 500Å 내지 1350Å 정도의 폭(W)으로 형성된다. 이 경우, 제2 리세스(270)의 깊이(H)에 대한 폭(H)의 비는 약 1: 1.0 내지 1.5 정도가 된다. 제2 리세스(270)를 형성하기 위한 상기 제2 식각 공정에 있어서, 공정 조건들은 도 1c를 참조하여 설명한 제2 식각 공정과 동일하므로 상세한 설명은 생략한다.
제2 리세스(270)는 실질적으로 정션(225)의 제2 깊이(D)에서 최대 폭(W)을 갖도록 형성된다. 따라서, 제2 리세스(270)에 의해 소스/드레인 영역들(220)과 제2 불순물 영역(215) 사이의 정션(225)의 폭이 축소된다. 그 결과, 정션(225)으로부터 누설되는 정션 누설 전류를 감소시킬 수 있다.
도 2f를 참조하면, 제1 하드 마스크 패턴(250), 패드 산화막 패턴(245) 및 보호막 패턴(265)을 제거한다. 제1 하드 마스크 패턴(250), 패드 산화막 패턴(245) 및 보호막 패턴(265)은 인산(H2PO4)을 포함하는 식각액 및/또는 희석된 불산(HF) 용액을 사용하는 습식 식각 공정을 통해 제거된다. 패드 산화막 패턴(245) 및 보호막 패턴(245)이 제거되면, 제1 리세스(255) 주변의 기판(200)의 표면이 노출되는 동시 에 제1 및 제2 리세스(255, 270)의 저면들 및 측벽들을 통해 기판(200)이 노출된다.
상기 노출된 기판(200) 상에 게이트 절연막(275)을 형성한다. 즉, 게이트 절연막(275)은 제1 및 제2 리세스(255, 270)의 저면들과 측벽들 및 기판(200)의 액티브 영역 상에 형성된다. 게이트 절연막(275)은 실리콘 산화물과 같은 산화물이나 고유전율(high-k)을 갖는 금속 산화물을 사용하여 형성된다. 또한, 게이트 절연막(275)은 열산화 공정, 화학 기상 증착(CVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다. 본 발명의 일 실시예에 있어서, 게이트 절연막(275)이 실리콘 산화물로 이루어질 경우에는 게이트 절연막(275)은 약 40Å 내지 100Å 정도의 두께로 형성된다. 본 발명의 다른 실시예에 따르면, 게이트 절연막(275)은 티타늄 산화물(TiO2), 지르코늄 산화물(ZrO2) 또는 하프늄 산화물(HfO2)을 사용하여 형성된다.
게이트 절연막(275) 상에 제1 및 제2 리세스(255, 270)를 채우면서 제1 도전막(280)을 형성한다. 제1 도전막(280)은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물과 같은 도전 물질을 사용하여 형성된다. 제1 도전막(280)은 저압 화학 기상 증착(LPCVD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층(ALD) 적층 공정을 이용하여 형성된다. 제1 도전막(280)이 도핑된 폴리실리콘으로 구성될 경우, 게이트 절연막(275) 상에 먼저 폴리실리콘막을 형성한 다음, 상기 폴리실리콘막에 불순물 확산, 이온 주입 또는 인시튜(in-situ) 도핑 공정을 통해 불순물을 도 핑함으로써, 제1 도전막(280)을 완성한다.
제1 도전막(280) 상에는 제2 도전막(285)이 형성된다. 제2 도전막(285)은 금속 실리사이드(silicide)막 또는 금속막을 포함한다. 또한, 제2 도전막(285)은 금속 실리사이드막과 금속막을 모두 포함하는 다층 구조를 가질 수 있다. 예를 들면, 제2 도전막(280)은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 텅스텐(W), 티타늄(Ti) 및/또는 코발트(Co)를 사용하여 형성된다.
도 2g를 참조하면, 제2 도전막(285) 상에 제2 도전막(285)을 부분적으로 노출시키는 제2 하드 마스크 패턴(도시되지 않음)을 형성한 후, 상기 제2 하드 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 제2 도전막(285) 및 제1 도전막(280)을 순차적으로 식각함으로써, 제1 도전막 패턴(282) 및 제2 도전막 패턴(288)을 포함하는 게이트 전극(290)을 형성한다. 게이트 전극(290)은 반응성 이온 식각 공정 또는 건식 식각 공정을 이용하여 형성된다. 제1 도전막 패턴(282)이 제1 및 제2 리세스(255, 270)를 매립하기 때문에 게이트 전극(290)은 소스/드레인 영역들(220)에 인접하여 형성된다. 게이트 전극(290)이 형성됨에 따라, 기판(200) 상에 게이트 절연막(275), 게이트 전극(290) 및 소스/드레인 영역(220)을 포함하는 트랜지스터가 형성된다.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 리세스된 채널을 갖는 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 기판(300)에 소자 분리막(305)을 형성하여 기판(300)에 액티브 영역 및 필드 영역을 정의한다. 소자 분리막(305)은 기판(300)의 표면으로부터 제1 깊이(A)로 형성된다. 소자 분리막(305)이 제1 깊이(A)로 형성될 경우, 소스/드레인 영역(370)(도 3b 참조)은 소자 분리막(305)의 제1 깊이(A)보다 작은 제2 깊이(D)로 형성된다.
상기 액티브 영역에 제1 도전형을 갖는 제1 불순물을 주입하여 소자 분리막(305)의 제1 깊이(A)보다 깊은 제3 깊이(B)를 갖는 제1 불순물 영역(310)을 형성한다. 제1 불순물 영역(310)에 의해 기판(300)은 셀 영역과 주변 회로 영역으로 구분된다.
제1 불순물 영역(310)에 상기 제1 도전형과 동일한 도전형을 갖는 제2 불순물을 주입하여, 소스/드레인 영역(320)의 제2 깊이(D)보다 깊고 제1 불순물 영역(310)의 제3 깊이(B)보다 얕은 제4 깊이(C)를 갖는 제2 불순물 영역(215)을 형성한다. 제2 불순물 영역(215)은 트랜지스터의 채널(도시되지 않음)이 형성될 부위의 불순물 농도를 조절하여, 트랜지스터 동작을 위한 문턱 전압을 설정하기 위하여 제공된다. 소자 분리막(305), 제1 불순물 영역(310) 및 제2 불순물 영역(315)을 형성하는 공정들은 도 2a를 참조하여 설명한 공정들과 실질적으로 동일하므로 상세한 설명은 생략한다.
소자 분리막(305)이 형성된 기판(300) 상에 제1 하드 마스크 패턴(도시되지 않음)을 형성한 후, 상기 제1 하드 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 통해 기판(300)에 제1 리세스(320)를 형성한다. 제1 리세스(320)의 측벽에 보호막 패턴(도시되지 않음)을 형성한 다음, 제1 리세스(320)의 저면을 통해 노 출되는 기판(300)을 육불화황 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 사용하는 제2 식각 공정을 통해 식각함으로써, 제1 리세스(320)보다 큰 폭을 갖는 제2 리세스(325)를 형성한다.
상기 제1 하드 마스크 패턴 및 보호막 패턴을 제거한 후, 제1 및 제2 리세스(320, 325)의 측벽들 및 저면들과 상기 액티브 영역 상에 게이트 절연막(330)을 형성한다. 게이트 절연막(330) 상에 제1 및 제2 리세스(320, 325)를 채우면서 제1 도전막(340)을 형성한 다음, 제1 도전막(340) 상에 제2 도전막(345)을 형성한다.
도 3b를 참조하면, 제2 도전막(345) 상에 제2 도전막(345)을 노출시키는 제2 하드 마스크 패턴(도시되지 않음)을 형성한 다음, 상기 제2 하드 마스크 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 통해 제2 도전막(345) 및 제1 도전막(340)을 순차적으로 식각함으로써, 제1 도전막 패턴(350) 및 제2 도전막 패턴(355)을 포함하는 게이트 전극(360)을 형성한다. 게이트 전극(360)은 반응성 이온 식각 공정 또는 건식 식각 공정을 통해 형성된다.
게이트 전극(360)을 이온 주입 마스크로 사용하여 기판(300)의 액티브 영역에 불순물을 이온 주입하여 상기 제2 깊이(D)를 갖는 소스/드레인 영역들(370)을 형성한다. 소스/드레인 영역들(370)은 기판(300)의 표면으로부터 게이트 전극(360)이 실질적으로 최대의 폭을 갖는 부위까지 형성된다. 게이트 전극(360)에 인접하는 소스/드레인 영역들(370)이 형성되면, 게이트 절연막(330), 게이트 전극(360) 및 소스/드레인 영역들(370)을 포함하는 트랜지스터가 완성된다.
상술한 리세스된 채널을 갖는 트랜지스터의 제조 방법에 의하면, 소자 분리 막(305)과 게이트 전극(360) 사이에 형성되는 소스/드레인 영역들(370)의 정션(375) 영역이 최소화될 수 있다. 이에 따라, 정션(375) 영역에서 발생되는 정션 누설 전류를 최소화시킬 수 있다. 또한, 상기 트랜지스터의 채널이 게이트 전극(360)의 표면을 따라 형성되므로, 타원 형상 또는 트랙 형상의 단면을 갖는 게이트 전극(360)에 의해 상기 트랜지스터의 유효 채널 길이가 확장될 수 있다.
도 4는 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 트랜지스터의 단면도를 도시한 것이다.
도 4를 참조하면, 상기 리세스된 채널을 갖는 트랜지스터는, 기판(400)에 형성된 소자 분리막(405), 소자 분리막(405)에 인접하여 기판(400)에 형성된 소스/드레인 영역들(420), 소스/드레인 영역들(420) 사이의 기판(400)에 위치하는 제1 및 제2 리세스(430, 440)의 측벽들 및 저면들 상에 형성된 게이트 절연막(445), 그리고, 제1 및 제2 리세스(430, 440)를 채우면서 게이트 절연막(445) 상에 형성된 게이트 전극(460)을 포함한다.
소자 분리막(405)은 기판(400)의 표면으로부터 제1 깊이(A)로 형성되며, 소스/드레인 영역들(420)은 소자 분리막(405)의 제1 깊이(A) 보다 작은 제2 깊이(D)의 정션(425)을 가진다.
소자 분리막(405)에 의해 정의되는 기판(400)의 액티브 영역에는 제1 불순물 영역(410) 및 제2 불순물 영역(415)이 형성된다.
제2 리세스(440)는 정션(425)의 제2 깊이(D)에서 최대 폭(W2)을 가진다. 예를 들면, 제2 리세스(440)는 타원 형상 또는 트랙 형상의 단면을 가진다. 게이트 전극(460)은 제1 및 제2 리세스(430, 440)를 매립하는 제1 도전막 패턴(450)과 제1 도전막 패턴(450) 상에 형성된 제2 도전막 패턴(455)을 포함한다.
예를 들면, 제1 리세스(430)의 깊이(H1)는 약 1,600Å 내지 2,200Å 정도이고, 제1 리세스(430)의 폭(W1)은 약 500Å 내지 900Å 정도이다. 바람직하게는, 제1 리세스(430)는 약 1,900Å 정도의 깊이(H1)와 약 700Å 정도의 폭(W1)으로 형성된다.
제2 리세스(440)는 깊이(H2)에 대한 폭(W2)의 비가 약 1.0：1.0 내지 1.5 정도인 타원 형상 또는 트랙 형상을 가진다. 제2 리세스(440)는 도 1c를 참조하여 설명한 제2 식각 공정과 실질적으로 동일한 식각 공정을 통하여 형성된다. 즉, 제2 리세스(440)는 육불화황 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 사용하는 등방성 건식 식각을 이용하여 형성된다. 예를 들면, 제2 리세스(440)는 약 400Å 내지 600Å 정도의 깊이(H2) 및 약 500Å 내지 1350Å 정도의 폭(W2)을 가진다.
소자 분리막(405)과 게이트 전극(460) 사이에 위치하는 소스/드레인 영역들(420)의 정션(425)의 폭(W3)이 약 100Å 이하인 경우에는, 게이트 전극(460)의 하부를 따라 채널이 용이하게 형성되기 어렵다. 또한, 정션(425)의 폭(W3)이 약 500Å 이상인 경우에는 정션(425)으로부터 발생되는 정션 누설 전류가 지나치게 증가될 수 있다. 그러므로, 정션(425)은 약 100Å 내지 500Å 정도의 폭(W3)으로 형성된다. 바람직하게는, 정션(425)은 약 300Å 내지 400Å 정도의 폭(W3)을 가진다. 이러한 정션(425)의 폭(W3)은 제2 리세스(440)의 폭(W2)에 따라 조절함으로써, 정 션 누설 전류를 감소시킬 수 있다.
본 발명에 의하면, 타원 형상 또는 트랙 형상으로 확장된 하부를 갖는 게이트 전극을 형성하고, 기판의 표면으로부터 상기 게이트 전극이 최대의 폭을 갖는 부위까지 소스/드레인 영역들을 형성한다. 이와 같은 게이트 전극 및 소스/드레인 영역들을 포함하는 트랜지스터에 있어서, 상기 소스/드레인 영역들의 정션 폭이 줄어들기 때문에 정션 누설 전류를 감소시킬 수 있으며, 상기 트랜지스터의 유효 채널의 길이를 증가시킬 수 있다. 결국, 리세스된 채널을 갖는 트랜지스터의 전기적인 특성을 향상시키고 신뢰성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (22)
- 기판에 제1 식각 공정을 통하여 제1 리세스를 형성하는 단계;상기 제1 리세스의 측벽에 보호막 패턴을 형성하는 단계; 및상기 보호막 패턴을 식각 마스크로 이용하여 상기 제1 리세스 아래의 기판을 육불화황(SF6) 가스, 염소(Cl2) 가스 및 산소(O2) 가스를 포함하는 식각 가스를 사용하는 제2 식각 공정을 통하여 식각하여 상기 제1 리세스의 폭 보다 큰 폭을 가지는 제2 리세스를 형성하는 단계를 포함하는 리세스 구조의 형성 방법.
- 제1항에 있어서, 상기 제1 식각 공정은 이방성 식각 공정이며, 상기 제2 식각 공정은 등방성 식각 공정인 것을 특징으로 하는 리세스 구조의 형성 방법.
- 제2항에 있어서, 상기 제2 식각 공정은 15mTorr 내지 25mTorr의 압력 및 400W 내지 600W의 전압 하에서 5초 내지 15초 동안 수행되는 것을 특징으로 하는 리세스 구조의 형성 방법.
- 제1항에 있어서, 상기 육불화황 가스, 염소 가스 및 산소 가스의 유량비는 1.0：6.0：0.2 내지 0.3인 것을 특징으로 하는 리세스 구조의 형성 방법.
- 제1항에 있어서, 상기 제2 리세스는 타원 형상 또는 트랙 형상을 가지는 것을 특징으로 하는 리세스 구조의 형성 방법.
- 제1항에 있어서, 상기 보호막 패턴은 상기 기판에 대하여 식각 선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 리세스 구조의 형성 방법.
- 제6항에 있어서, 상기 보호막 패턴은 실리콘 산화물, 실리콘 질화물 또는 티타늄 질화물로 이루어지는 것을 특징으로 하는 리세스 구조의 형성 방법.
- 제1항에 있어서, 상기 제2 리세스의 깊이에 대한 폭의 비는 1.0：1.0 내지 1.5인 것을 특징으로 하는 리세스 구조의 형성 방법.
- 기판에 제1 깊이를 갖는 소자 분리막을 형성하는 단계;상기 소자 분리막에 인접하는 기판에 상기 제1 깊이보다 작은 제2 깊이를 갖는 정션(junction)을 포함하는 소스/드레인 영역들을 형성하는 단계;상기 소스/드레인 영역들이 형성된 기판에 제1 식각 공정을 통하여 제1 리세스를 형성하는 단계;상기 제1 리세스의 측벽에 보호막 패턴을 형성하는 단계;상기 보호막 패턴을 식각 마스크로 이용하여 상기 제1 리세스 아래의 기판을 육불화황 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 이용하는 제2 식 각 공정을 통하여 식각하여 상기 제1 리세스의 폭보다 큰 폭을 갖는 제2 리세스를 형성하는 단계;상기 제1 및 제2 리세스의 저면들 및 측벽들 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 상기 제1 및 제2 리세스를 채우는 게이트 전극을 형성하는 단계를 포함하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제9항에 있어서, 상기 소자 분리막 측벽은 상기 기판에 대하여 80° 내지 90°의 경사를 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제9항에 있어서, 상기 제2 리세스는 상기 정션의 제2 깊이에서 최대 폭을 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제9항에 있어서,상기 소자 분리막에 인접하는 상기 기판에 상기 제1 깊이보다 큰 제3 깊이를 갖는 제1 불순물 영역을 형성하는 단계; 및상기 제1 불순물 영역에 상기 제2 깊이보다 크고 상기 제3 깊이보다 작은 제4 깊이를 갖는 제2 불순물 영역을 형성하는 단계를 더 포함하며,상기 소스/드레인 영역들은 상기 제2 불순물 영역에 형성되는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제12항에 있어서, 상기 제1 및 제2 불순물 영역은 제1 도전형을 가지며, 상기 소스/드레인 영역들은 제2 도전형을 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제12항에 있어서, 상기 제1 불순물 영역은 3족 원소를 90KeV 내지 110Kev의 에너지로 주입하여 4×1011~13 원자/㎠의 불순물 농도를 가지며, 상기 제2 불순물 영역은 3족 원소를 40KeV 내지 60KeV의 에너지로 주입하여 6×1011~13 원자/㎠의 불순물 농도를 가지며, 상기 소스/드레인 영역들은 5족 원소를 5KeV 내지 15KeV의 에너지로 주입하여 1×1012~14 원자/㎠의 불순물 농도를 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제9항에 있어서, 상기 제2 리세스를 형성한 후, 상기 보호막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제9항에 있어서, 상기 제1 리세스는 500Å 내지 900Å의 폭을 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제9항에 있어서, 상기 보호막 패턴은 40Å 내지 100Å의 두께를 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 제9항에 있어서, 상기 제2 리세스는 500Å 내지 1350Å의 폭을 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터의 제조 방법.
- 기판에 제1 깊이를 갖는 소자 분리막을 형성하는 단계;상기 소자 분리막에 인접하는 기판에 제1식각 공정을 통하여 제1 리세스를 형성하는 단계;상기 제1 리세스의 측면 상에 보호막 패턴을 형성하는 단계;상기 보호막 패턴을 식각 마스크로 이용하여 상기 제1 리세스 아래의 기판을 육불화황 가스, 염소 가스 및 산소 가스를 포함하는 식각 가스를 이용하는 제2 식각 공정을 통하여 식각하여 상기 제1 리세스의 폭보다 큰 폭을 갖는 제2 리세스를 형성하는 단계;상기 제1 및 제2 리세스 저면들 및 측벽들 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 상기 제1 및 제2 리세스를 채우는 게이트 전극을 형성하는 단계; 및상기 소자 분리막에 인접하는 기판에 불순물을 주입하여 상기 제1 깊이보다 작은 제2 깊이에서 정션을 갖는 소스/드레인 영역들을 형성하는 단계를 포함하는 리세스된 채널을 갖는 트랜지스터 형성 방법.
- 기판에 제1 깊이로 형성된 소자 분리막;상기 소자 분리막에 인접하여 기판에 형성되며, 상기 제1 깊이 보다 작은 제2 깊이의 정션을 갖는 소스/드레인 영역들;상기 소스/드레인 영역들을 갖는 기판에 형성된 제1 리세스와 상기 제1 리세스 아래에 형성되며 상기 제2 깊이에서 최대 폭을 갖는 제2 리세스의 저면들 및 측벽들 상에 형성된 게이트 절연막; 및상기 게이트 절연막 상에 형성되며, 상기 제1 및 제2 리세스를 채우는 게이트 전극을 포함하는 리세스된 채널을 갖는 트랜지스터에 있어서,상기 정션은 100Å 내지 500Å의 폭을 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터.
- 삭제
- 제20항에 있어서, 상기 게이트 전극의 하부는 타원 형상 또는 트랙 형상을 가지는 것을 특징으로 하는 리세스된 채널을 갖는 트랜지스터.
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|---|---|---|---|
| KR1020050065777A KR100718248B1 (ko) | 2005-07-20 | 2005-07-20 | 리세스 구조의 형성 방법, 이를 이용한 리세스된 채널을갖는 트랜지스터 및 그 제조 방법 |
Publications (2)
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|---|---|
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| KR100718248B1 true KR100718248B1 (ko) | 2007-05-15 |
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ID=38011986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050065777A KR100718248B1 (ko) | 2004-09-26 | 2005-07-20 | 리세스 구조의 형성 방법, 이를 이용한 리세스된 채널을갖는 트랜지스터 및 그 제조 방법 |
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| Country | Link |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923331B2 (en) | 2007-09-10 | 2011-04-12 | Samsung Electronics Co., Ltd. | Method of fabricating recess channel transistor having locally thick dielectrics and related devices |
| KR101120168B1 (ko) | 2008-04-25 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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|---|---|---|---|---|
| KR100792439B1 (ko) * | 2005-09-29 | 2008-01-10 | 주식회사 하이닉스반도체 | 반도체소자의 리세스게이트 제조 방법 |
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| KR101052868B1 (ko) | 2008-02-29 | 2011-07-29 | 주식회사 하이닉스반도체 | Ｓｏｉ 소자 및 그의 제조방법 |
Citations (2)
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|---|---|---|---|---|
| US5915192A (en) | 1997-09-12 | 1999-06-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming shallow trench isolation |
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-
2005
- 2005-07-20 KR KR1020050065777A patent/KR100718248B1/ko not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
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