KR20080087253A - 리세스 게이트 전극 형성 방법 - Google Patents

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KR20080087253A
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김진범
이진우
최시영
이종욱
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Abstract

실리콘 펜스가 제거될 수 있는 리세스 게이트 전극 형성 방법에서, 반도체 기판에 액티브 영역을 한정하기 위해 소자 분리 트렌치 및 소자 분리 트렌치 내를 채우는 필드 산화막을 구비하는 필드 영역을 형성한다. 액티브 영역 내에 반도체 기판을 식각하여 액티브 영역과 필드 영역의 경계 부위의 내벽을 부분적으로 노출하는 게이트 리세스를 형성한다. 실리콘 이동(silicon migration)이 이루어지는 온도에서 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스를 이용하여 열처리함으로써 게이트 리세스 측벽의 실리콘 펜스를 제거한다. 게이트 리세스 내부 및 반도체 기판 상에 리세스 게이트 전극을 형성한다. 이와 같이, 리세스 게이트 전극이 열처리됨에 따라 소자 분리 트렌치 및 게이트 리세스 사이에 실리콘 펜스가 감소되어 채널 누설이 억제될 수 있다.

Description

리세스 게이트 전극 형성 방법{Method of forming a recess gate electrode}
도 1a는 종래의 리세스 게이트 전극 형성에서 발생되는 문제점의 일 예를 나타내는 단면도이다.
도 1b는 종래의 리세스 게이트 전극 형성에서 발생되는 문제점의 일 예를 나타내는 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 리세스 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 버퍼 산화막 패턴
104 : 제1 하드 마스크 패턴 106 : 소자 분리 트렌치
108 : 질화막 라이너 110 : 소자 분리 트렌치
112 : 소스/드레인 영역 114 : 패드 산화막
114a : 패드 산화막 패턴 116 : 하드 마스크막
116a : 마스크막 패턴 118 : 포토레지스트 패턴
120 : 게이트 리세스 122 : 제2 하드 마스크 패턴
124 : 게이트 절연막 126 : 제1 도전막
128 : 제2 도전막 130 : 리세스 게이트 전극
132 : 제1 도전막 패턴 134 : 제2 도전막 패턴
136 : 게이트 절연막 패턴
본 발명은 리세스 게이트 전극 형성 방법에 관한 것이다. 보다 상세하게는 채널 길이를 증가시키기 위한 개선된 구조를 갖는 리세스 게이트 전극의 형성 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라, 반도체 장치를 구성하는 패턴의 선폭 및 상기 패턴들의 간격이 현저하게 좁아지고 있다. 패턴의 선폭이 감소됨에 따라 트랜지스터의 채널(channel) 길이도 줄어들고 있다. 그런데, 상기 채널 길이가 트랜지스터가 동작에 필요한 유효 채널 길이(effective channel length) 보다 작게 형성되면, 단채널 효과(short channel effect)에 의해서 상기 트랜지스터의 전기적인 특성이 저하되는 문제가 발생할 수 있다. 이에 따라, 충분한 유효 채널 길이를 확보하기 위하여 다양한 구조를 갖는 트랜지스터들이 연구되고 있다.
상기 단채널 효과를 방지할 수 있는 유효 채널 길이를 가지면서 트랜지스터의 성능을 극대화시키기 위한 방법의 하나로 리세스된 채널(recessed channel)을 갖는 트랜지스터가 개발되었다. 예를 들면, Faltermeier 등에게 허여된 미합중국 특허 제6,150,670호에는 기판 상에 게이트 전극이 수직으로 매립된 수직 트랜지스터(vertical transistor)의 제조 방법이 개시되어 있다.
그러나, 상술한 수직 트랜지스터는 디자인 룰(design rule)이 약 90㎚ 이하로 감소할 경우, 게이트 전극의 기저부의 폭이 점점 감소함에 따라 다음과 같은 문제들이 발생할 수 있다. 즉, 상기 게이트 전극의 기저부에 전계가 집중되어 문턱 전압 산포가 악화될 수 있으며, 트랜지스터의 채널 길이가 감소되어 단채널 효과가 발생될 수 있다.
이러한 문제점들은 트랜지스터를 형성하기 위한 리세스의 저면을 확장시킴으로서 억제될 수 있다. 예를 들면, Min 등에게 허여된 미합중국 특허 제6,476,444호에는 채널 영역을 효율적으로 증대시키기 위하여 하부가 타원 형태로 확장된 리세스에 매립된 게이트 전극 및 이의 제조 방법이 개시되어 있다. 이러한 형태의 리세스는 먼저 예비 리세스를 형성하고, 상기 예비 리세스의 저면 아래의 기판을 등방성 식각함으로써 형성될 수 있다.
이때, 상기 게이트 전극용 트렌치는 소스/드레인 영역과 접하는 내측벽 부위를 제외하고는 내측벽이 필드 절연막 패턴과 접하도록 형성되는 것이 바람직하다. 그런데, 상기 필드 절연막 패턴을 형성하기 위한 필드용 트렌치 및 상기 게이트 전극용 트렌치는 각각 이방성 식각 공정에 의해 형성되고, 상기 이방성 식각 공정의 특성상 상기 각 트렌치들의 개구 부위는 상부가 하부에 비해 크게 되도록 측벽 기울기를 갖게 된다. 즉, 상기 필드 절연막 패턴 및 게이트 전극용 트렌치의 각 측벽 프로파일은 서로 다른 방향으로 기울어지게 형성되고, 이로 인해, 상기 필드 절연막 패턴 및 게이트 전극용 트렌치의 측벽 사이에는 실리콘이 완전히 제거되지 않고 남아있는 도 1a에 도시된 바와 같은 실리콘 펜스(silicon fence, F)가 형성된다. 또한, 도 1b에 도시된 바와 같이 리세스의 입구 부분과 타원형으로 리세스가 확장되기 시작하는 지점에서 첨점(P)이 형성된다. 상기 실리콘 펜스(F)가 형성되는 경우, 상기 리세스된 채널을 갖는 트랜지스터는 상기 실리콘 펜스(F)를 따라 기생적으로 채널이 형성되므로 채널 길이 증가 등의 효과를 기대할 수 없으며 신뢰성에 심각한 문제를 일으키게 된다.
이러한 식각 공정 후 발생되는 프로파일 상의 문제점을 해결하기 위해 기존의 특허들에서는 수소(H2) 가스를 제공하면서 열처리하는 방법을 제시하였다. 예를 들면, 김상기 등에게 허여된 한국등록특허 제345,400호에서는 트렌치의 개구 부위의 상부와 하부의 프로파일을 개선하기 위하여 1000 내지 1200℃에서 30 내지 1800초 동안 수소 가스를 주입하면서 열처리하는 가장자리에 두꺼운 산화막을 갖는 트렌치 형성 방법이 제시되어 있다. 그러나, 수소 가스를 주입하면서 열처리하는 방법은 높은 온도에서는 짧은 시간에 효과를 볼 수 있지만, 온도가 낮을수록 열처리 시간이 증가된다. 또한, 높은 온도에서는 상기와 같은 트랜지스터에서 이미 만들어진 채널 영역에 적용된 불순물의 확산을 촉진하여 트랜지스터의 신뢰성을 저하시키고 있다. 이와 같은 고온에서의 수소 열처리 공정은 트랜지스터의 특성을 열화시키며 열처리 시간이 장기화시키므로 공정 시간을 단축되면서 트렌치의 측벽 프로파일이 수직한 구조를 갖는 트랜지스터의 개발이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 하부에 채널 영역이 형성되는 게이트 리세스를 수직한 측벽 프로파일을 갖도록 형성하는데 적합한 리세스 게이트 전극 형성 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여 본 발명에 일 실시예에 따른 리세스 게이트 전극 형성 방법에 의하면, 반도체 기판에 액티브 영역을 한정하기 위해 소자 분리 트렌치 및 상기 소자 분리 트렌치 내를 채우는 필드 산화막을 구비하는 필드 영역을 형성한다. 상기 액티브 영역 내에 상기 반도체 기판을 식각하여 상기 액티브 영역과 필드 영역의 경계 부위의 내벽을 부분적으로 노출하는 게이트 리세스를 형성한다. 실리콘 이동(silicon migration)이 이루어지는 온도에서 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스를 이용하여 열처리함으로써 상기 게이트 리세스 측벽의 실리콘 펜스를 제거한다. 상기 게이트 리세스 내부 및 반도체 기판 상에 리세스 게이트 전극을 형성한다.
바람직하게는, 상기 염소를 포함하는 가스로 염화수소(HCl) 가스 또는 염소(Cl2) 가스를 들 수 있다.
또한, 상기 혼합 가스로 질소(N2) 가스, 헬륨(He) 가스, 네온(Ne) 가스, 아르곤(Ar) 가스, 크립톤(Kr) 가스, 제논(Xe) 가스가 더 사용될 수 있다.
그리고, 상기 열처리는 500 내지 800℃의 온도 조건에서 5 내지 10분 동안 수행될 수 있다.
여기서, 상기 리세스 게이트 전극은 상기 게이트 리세스 및 액티브 영역 상 에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 도전막을 형성하고, 상기 도전막 상에 적어도 상기 게이트 리세스 형성 영역을 마스킹하는 하드 마스크 패턴을 형성한 다음 상기 하드 마스크 패턴을 이용하여 상기 반도체 기판이 노출되도록 상기 도전막 및 게이트 절연막을 식각하여 형성한다.
상술한 목적을 달성하기 위하여 본 발명에 다른 실시예에 따른 리세스 게이트 전극 형성 방법에 의하면, 반도체 기판에 액티브 영역을 한정하기 위해 소자 분리 트렌치 및 상기 소자 분리 트렌치 내를 채우는 필드 산화막을 구비하는 필드 영역을 형성한다. 상기 액티브 영역 내에 상기 반도체 기판을 식각하여 상기 액티브 영역과 필드 영역의 경계 부위의 내벽을 부분적으로 노출하는 게이트 리세스를 형성한다. 상기 게이트 리세스 측벽의 실리콘 펜스를 일차 제거하기 위하여 실리콘 이동이 이루어지는 온도에서 수소 가스를 이용하여 일차 열처리한다. 상기 게이트 리세스 측벽의 실리콘 펜스를 이차 제거하기 위하여 실리콘 이동이 이루어지는 온도에서 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스를 이용하여 이차 열처리한다. 상기 게이트 리세스 내부 및 반도체 기판 상에 리세스 게이트 전극을 형성한다.
본 발명에 의하면, 반도체 기판을 식각하여 게이트 리세스를 형성한 후 수소 및 염소 또는 실리콘을 포함하는 혼합 가스 분위기 하에서 열처리함으로서, 상기 게이트 리세스 및 소자 분리 트렌치 사이에 실리콘 펜스가 형성되는 것을 최소화할 수 있다. 따라서, 상기 실리콘 펜스에 기생 채널이 형성되어 발생하는 채널 누설 현상을 억제할 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 리세스 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다. 이때, 반도체 기판 상의 제1 영역 및 제2 영역에는 반도체 기억 소자 및 반도체 로직이 각각 형성되며, 특히 제1 영역의 반도체 기억 소자는 리세스 게이트 전극 구조를 가지면서 게이트 전극이 매립되는 리세스의 저면이 라운드 형상을 갖는다.
도 2 내지 도 3은 반도체 기판(100)에 트렌치 소자 분리 공정을 수행하여 필드 영역 및 액티브 영역을 형성하는 과정을 도시한 단면도들이다.
도 2를 참조하면, 실리콘 웨이퍼, SOI 기판 또는 금속 산화물 단결정 기판 등의 기판(100) 상에 버퍼 산화막(미도시) 및 기판에서 필드 영역에 해당하는 부위를 선택적으로 오픈하기 위한 제1 하드 마스크 패턴(104)을 형성한다. 이어서, 상기 제1 하드 마스크 패턴(104)을 식각 마스크로 하여 상기 버퍼 산화막을 건식 식각하여 버퍼 산화막 패턴(102)을 형성하고, 계속해서 기판(100)을 건식 식각하여 소자 분리 트렌치(106)를 형성한다. 이때, 상기 소자 분리 트렌치(106)는 건식 식각의 특성 상 상부의 개구 부위가 바닥면에 비해 넓게 형성되도록 측벽에는 일정한 경사를 갖는다.
상기 소자 분리 트렌치(106)를 형성한 이 후, 이 전의 건식 식각 공정 시에 발생한 표면 데미지를 큐어링하기 위해 상기 소자 분리 트렌치(106) 표면을 열산화시킨다. 상기 공정에 의해, 상기 소자 분리 트렌치(106)에는 매우 얇은 두께의 열산화막(미도시)이 형성된다.
이어서, 상기 열산화막 형성되어 있는 상기 소자 분리 트렌치(106)의 내벽과 저면, 상기 버퍼 산화막 패턴(102) 및 제1 하드 마스크 패턴(104)의 표면에 수백 Å의 얇은 두께로 질화막 라이너(108)를 형성한다. 상기 질화막 라이너(108)는 이 후 공정에 의해 상기 소자 분리 트렌치(106) 내에 채워지는 필드 산화막(110) 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 질화막 라이너(108)는 특정한 식각 조건하에서 상기 필드 산화막(110)과의 식각 선택비가 높은 물질로 형성하는 것이 바람직하다. 이러한 물질의 예로서는 실리콘 질화물(SiN)을 들 수 있다.
도 3을 참조하면, 상기 질화막 라이너(108)가 형성되어 있는 소자 분리 트렌치(106)를 산화 실리콘으로 매립한다. 예를 들면, 상기 산화 실리콘으로 PSG(phosphor silicate glass), TEOS(tetraethylorthosilicate), USG(undoped silicate glass), BPSG(boro-phosphorous silicate glass), HDP(high density plasma) 산화물 또는 SOG(spin on glass)이 사용된다. 또한, 상기 산화 실리콘은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 또는 스핀 코팅(spin coating) 공정을 통해 매립된다. 이어서, 상기 제1 하드 마스크 패턴(104)이 노출되도록 화학적 기계적 연마방법에 의해 상기 산화 실리콘을 연마한 후 상기 제1 하드 마스크 패턴(104), 노출된 질화막 라이너(108) 및 버퍼 산화막 패턴(102)을 제거하여 필드 산화막(110)을 형성한다.
이에 따라, 기판(100)에는 트랜지스터가 형성되는 액티브 영역들 및 상기 액티브 영역들을 전기적으로 분리시키기 위한 필드 영역들이 정의된다.
도 4 내지 도 7은 게이트 리세스를 형성하는 과정을 설명하기 위한 단면도들이다.
도 4를 참조하면, 상기 필드 산화막(110)들 사이에 불순물을 주입하여 상기 필드 산화막(110)의 깊이 보다 낮은 깊이를 갖는 소스/드레인 영역(112)들을 형성한다.
이어서, 상기 필드 산화막(110)이 형성된 기판(100) 상에 패드 산화막(114) 및 하드 마스크막(116)을 형성한 후, 하드 마스크막(116) 상에 포토레지스트 패턴(118)을 형성한다.
구체적으로 설명하면, 패드 산화막(114)은 후속하여 하드 마스크막(110)을 형성하는 동안 하드 마스크막(116)과 기판(100) 사이에 발생하는 스트레스(stress)를 완화시키는 역할을 한다. 예를 들면, 패드 산화막(114)은 실리콘 산화물(SiO2)과 같은 산화물로 이루어질 수 있다. 또한, 패드 산화막(114)은 열산화(thermal oxidation) 공정, 화학 기상 증착(CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 기판(100) 상에 형성된다.
상기 패드 산화막(114) 상에 리세스 게이트 전극을 형성하기 위한 하드 마스크막(116)이 형성된다. 하드 마스크막(116)은 기판(100) 및 패드 산화막(114)에 대하여 식각 선택비를 갖는 물질로서 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성된다. 또한, 하드 마스크막(116)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착 공정(PE-CVD) 또는 원자층 적층(ALD) 공정을 이용하여 패드 산화막(114) 상에 형성된다.
상기 하드 마스크막(116) 상에 포토레지스트막을 도포한 다음, 상기 포토레 지스트막을 노광 및 현상하여 하드 마스크막(116) 상에 포토레지스트 패턴(118)을 형성한다.
도 5를 참조하면, 포토레지스트 패턴(118)을 식각 마스크로 이용하여 상기 하드 마스크막(116) 및 패드 산화막(114)을 부분적으로 식각함으로써, 패드 산화막(114) 상에 게이트 리세스(120)가 형성될 부위를 정의하는 패드 산화막 패턴(114a) 및 마스크막 패턴(116a)이 적층된 제2 하드 마스크 패턴(122)을 형성한다. 상기 건식 식각 공정의 특성상, 상기 제2 하드 마스크 패턴(122)의 오픈 부위는 상기 포토레지스트 패턴(118)의 오픈 부위보다 작게 되도록 측벽 경사를 갖는다.
이어서, 도시되지는 않았지만, 상기 포토레지스트 패턴(118)을 에싱 및 스트립 공정에 의해 제거한다.
도 6을 참조하면, 상기 제2 하드 마스크 패턴(122)을 식각 마스크로 이용하여 제1 식각 공정을 통해 상기 소스/드레인 영역(112)이 형성된 기판(100)을 부분적으로 식각하여, 기판(100)의 액티브 영역에 게이트 리세스(120)를 형성한다. 상기 제1 식각 공정은 반응성 이온 식각(RIE) 공정 또는 건식 식각(CDE) 공정을 포함한다. 또한, 상기 제1 식각 공정이 이방성 식각 공정을 포함하기 때문에 게이트 리세스(120)는 기판(100)에 대하여 수직한 방향으로 형성된다. 그리고, 상기 제1 식각 공정은 상기 게이트 리세스(120)의 상부에서 폭이 일부가 증가되어 동그란 형상의 측벽 프로파일을 갖는다.
한편, 상기 제1 식각 공정을 수행한 후에도 상기 패드 산화막 패턴(114a) 및 게이트 리세스(120)의 측벽에는 기판(100)의 실리콘이 완전히 제거되지 않고 남아 실리콘 펜스(F)가 일부 남겨지게 된다. 남겨진 실리콘 펜스(F)는 이후에 기생적으로 채널을 유발시킬 수 있다.
이어서, 도시하지는 않았지만, 상기 게이트 리세스(120)를 형성한 후, 상기 게이트 리세스(120)의 측면에만 존재하는 보호막 패턴(미도시)을 형성한 다음 상기 보호막 패턴을 식각 마스크로 이용하여 등방성 식각 공정을 수행하여 상기 게이트 리세스(120)의 하부를 타원 형태로 확장시킬 수 있다. 이와 같이, 상기 게이트 리세스(120)의 저면을 확장시킬 수 있어 채널 길이가 증가됨으로써 단채널 효과를 차단할 수 있다. 그러나, 상기 등방성 식각 공정을 수행한 후에 상기 게이트 리세스(120)의 하부로 갈수록 폭이 증가되므로 입구 부분에서 첨점이 형성되고 있다.
도 7을 참조하면, 실리콘 이동이 이루어질 수 있는 온도와 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스 분위기에서 상기 결과물을 열처리하여 상기 게이트 리세스(120)의 측벽에 형성된 실리콘 펜스(F)를 제거한다. 구체적으로, 상기 열처리는 500 내지 800℃의 온도에서 5 내지 10분 동안 수행될 수 있다. 상기 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스 분위기에서의 열처리에 의해 상기 기판(100)의 실리콘이 이동되어 원자 재배열에 의해 상기 게이트 리세스(120)의 내부는 평탄한 표면을 갖는다. 즉, 상기 실리콘 이동에 의해 상기 게이트 리세스(120)의 측벽의 실리콘 펜스(F)가 제거될 수 있다.
상기 염소를 포함하는 가스의 예로는 염화수소(HCl) 가스 또는 염소(Cl2) 가 스를 들 수 있다. 또한, 상기 혼합 가스는 질소(N2) 가스, 헬륨(He) 가스, 네온(Ne) 가스, 아르곤(Ar) 가스, 크립톤(Kr) 가스, 제논(Xe) 가스 등이 더 포함될 수 있다.
본 발명의 다른 실시예로서, 상기 게이트 리세스(120)의 측벽에 형성된 실리콘 펜스(F)를 제거하기 위해 실리콘 이동이 이루어지는 온도에서 수소(H2) 가스를 제공하여 일차 열처리한 다음, 상기 온도에서 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스를 제공하여 이차 열처리할 수 있다. 이때, 상기 염소를 포함하는 가스로는 염화수소(HCl) 가스 또는 염소(Cl2) 가스가 사용될 수 있다.
이와 같이, 수소, 염소, 질소 및 아르곤 등의 분위기 가스 하에서 열처리함에 따라 상기 게이트 리세스(120)의 측벽에 생성된 실리콘 펜스(F)는 실리콘 이동에 의해 제거되고, 게이트 리세스(120)의 측면이 수직한 측벽 프로파일을 갖도록 형성된다.
또한, 도시되지는 않았지만, 상기 게이트 리세스(120)의 하부를 등방성 식각하여 타원 형태로 확장시킨 경우, 본 발명의 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스 분위기에서 열처리하는 공정에 의해 상기 게이트 리세스(120)의 입구 부분의 첨점이 사라질 수 있다. 상기 열처리 공정에 의해 상기 게이트 리세스(120)의 저면의 확장이 시작된 부위에서도 두드러지게 나타내었던 첨점이 대부분 제거될 수 있다.
도 8 내지 도 9는 액티브 영역 상에 게이트 전극 라인의 형성 과정을 설명하기 위한 도면들이다.
도 8을 참조하면, 상기 마스크막 패턴(116a) 및 패드 산화막 패턴(114a)으로 이루어지는 제2 하드 마스크 패턴(122)을 제거한다. 상기 마스크막 패턴(116a) 및 패드 산화막 패턴(114a)은 인산(H2PO4)을 포함하는 식각액 및/또는 희석된 불산(HF) 용액을 사용하는 습식 식각 공정을 통해 제거된다. 상기 패드 산화막 패턴(114a)이 제거되면, 게이트 리세스(120) 주변의 기판(100)의 표면이 노출되는 동시에 게이트 리세스(120)의 저면 및 측벽을 통해 기판(100)이 노출된다.
이어서, 상기 노출된 기판(100) 상에 게이트 절연막(124)을 형성한다. 즉, 게이트 절연막(124)은 게이트 리세스(120)의 측벽, 저면 및 액티브 영역의 기판(100) 상에 형성된다. 상기 게이트 절연막(124)은 실리콘 산화물과 같은 산화물이나 고유전율(high-k)을 갖는 금속 산화물을 사용하여 형성된다. 상기 게이트 절연막(124)은 게이트 리세스(120) 표면에 노출되어 있는 기판(100)을 열산화시켜 형성하는 것이 바람직하다. 상기 게이트 절연막(124)을 열산화 공정에 의해 형성하는 경우, 상기 게이트 리세스(120)에 의해 노출되어 있는 기판(100) 부위에만 선택적으로 게이트 절연막(124)이 형성된다.
이어서, 게이트 절연막(124) 상에 상기 게이트 리세스(120)를 채우면서 제1 도전막(126)을 형성한다. 상기 제1 도전막(126)은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물과 같은 도전 물질을 사용하여 형성된다. 상기 제1 도전막(126)은 저압 화학 기상 증착(LPCVD) 공정, 화학 기상 증착(CVD) 공정, 스퍼터링 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 펄스 레이저 증착(PLD) 공정 또는 원 자층(ALD) 적층 공정을 이용하여 형성된다. 상기 제1 도전막(126)이 도핑된 폴리실리콘으로 구성될 경우, 상기 게이트 절연막(124) 상에 먼저 폴리실리콘막을 형성한 다음, 상기 폴리실리콘막에 불순물 확산, 이온 주입 또는 인시튜(in-situ) 도핑 공정을 통해 불순물을 도핑함으로써, 제1 도전막(126)을 완성한다.
상기 제1 도전막(126) 상에는 제2 도전막(128)이 형성된다. 상기 제2 도전막(128)은 금속 실리사이드(silicide)막 또는 금속막을 포함한다. 또한, 상기 제2 도전막(128)은 금속 실리사이드막과 금속막을 모두 포함하는 다층 구조를 가질 수 있다. 예를 들면, 제2 도전막(128)은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 텅스텐(W), 티타늄(Ti) 및/또는 코발트(Co)를 사용하여 형성된다.
도 9를 참조하면, 상기 제2 도전막(128) 상에 상기 제2 도전막(128)을 부분적으로 노출시키는 제3 하드 마스크 패턴(미도시)을 형성한 후, 상기 제3 하드 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제2 도전막(128) 및 제1 도전막(126)을 순차적으로 식각함으로써, 제1 도전막 패턴(132) 및 제2 도전막 패턴(134)이 적층된 라인형의 리세스 게이트 전극(130)을 형성한다. 상기 단위 액티브 영역 상에는 2개의 라인형의 리세스 게이트 전극(130)이 형성된다. 이때, 상기 리세스 게이트 전극(130)은 반응성 이온 식각 공정 또는 건식 식각 공정을 이용하여 형성된다. 이어서, 세정 공정을 수행함으로서 상기 기판(100) 상에 노출되어 있는 게이트 절연막(124)을 제거시켜 게이트 절연막 패턴(136)을 형성한 다.
상기 제1 도전막 패턴(132)이 게이트 리세스(120)를 매립하기 때문에 상기 리세스 게이트 전극(130)은 소스/드레인 영역(112)에 인접하여 형성된다. 리세스 게이트 전극(130)이 형성됨에 따라, 기판(100) 상에 게이트 절연막 패턴(136), 리세스 게이트 전극(130) 및 소스/드레인 영역(112)을 포함하는 트랜지스터가 형성된다.
상술한 바와 같은 본 발명의 게이트 리세스를 형성하기 위한 식각 공정 이후에 수소 및 염소 또는 실리콘을 포함하는 혼합 가스 분위기 하에서 500 내지 800℃로 5 내지 10 분 동안 열처리 공정을 수행함으로써, 상기 게이트 리세스 및 소자 분리 트렌치 사이에 형성된 실리콘 펜스가 실리콘 원자 재배열에 의해 제거될 수 있다. 또한, 상기 열처리에 의해 상기 게이트 리세스의 양측면에서 수직한 측벽 프로파일이 형성될 수 있으며, 저면의 곡률반경이 평탄하게 증가되어 채널 길이가 상기 게이트 리세스의 하부 폭의 형상에 따라 조절됨으로써, 채널 길이를 증가시킬 수 있다.
상기와 같은 본 발명에 따르면, 반도체 기판을 식각하여 게이트 리세스를 형성한 후 수소 및 염소 또는 실리콘을 포함하는 혼합 가스 분위기 하에서 500 내지 800℃로 열처리시켜 게이트 리세스의 측면이 수직한 측벽 프로파일을 갖도록 형성한다. 그러므로, 저온에서 비교적 짧은 시간 동안 열처리 공정에 의해 상기 게이트 리세스 및 소자 분리 트렌치 사이에 실리콘 펜스가 형성되는 것을 최소화시킬 수 있다. 따라서, 상기 실리콘 펜스에 기생 채널이 형성되어 발생하는 채널 누설 현상을 억제할 수 있다.
또한, 상기와 같은 게이트 리세스에 형성된 게이트 전극 및 소스/드레인 영역들을 포함하는 트랜지스터에 있어서, 상기 게이트 전극이 수직한 측벽 프로파일을 갖고 하부에서 첨점없이 저면을 확장될 수 있어 채널 길이를 증가시킬 수 있다. 결국, 리세스된 채널을 갖는 트랜지스터의 전기적인 특성을 향상시키고 신뢰성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 반도체 기판에 액티브 영역을 한정하기 위해 소자 분리 트렌치 및 상기 소자 분리 트렌치 내를 채우는 필드 산화막을 구비하는 필드 영역을 형성하는 단계;
    상기 액티브 영역 내에 상기 반도체 기판을 식각하여 상기 액티브 영역과 필드 영역의 경계 부위의 내벽을 부분적으로 노출하는 게이트 리세스를 형성하는 단계;
    실리콘 이동(silicon migration)이 이루어지는 온도에서 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스를 이용하여 열처리함으로써 상기 게이트 리세스 측벽의 실리콘 펜스를 제거하는 단계; 및
    상기 게이트 리세스 내부 및 반도체 기판 상에 리세스 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 염소를 포함하는 가스는 염화수소(HCl) 가스 또는 염소(Cl2) 가스인 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  3. 제1항에 있어서, 상기 혼합 가스는 질소(N2) 가스, 헬륨(He) 가스, 네온(Ne) 가스, 아르곤(Ar) 가스, 크립톤(Kr) 가스 및 제논(Xe) 가스로 이루어진 그룹으로부터 선택된 어느 하나를 더 포함하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  4. 제1항에 있어서, 상기 열처리는 500 내지 800℃의 온도 조건에서 5 내지 10분 동안 수행되는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  5. 제1항에 있어서, 상기 리세스 게이트 전극은,
    상기 게이트 리세스 및 액티브 영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 도전막을 형성하는 단계;
    상기 도전막 상에 적어도 상기 게이트 리세스 형성 영역을 마스킹하는 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 이용하여 상기 반도체 기판이 노출되도록 상기 도전막 및 게이트 절연막을 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
  6. 반도체 기판에 액티브 영역을 한정하기 위해 소자 분리 트렌치 및 상기 소자 분리 트렌치 내를 채우는 필드 산화막을 구비하는 필드 영역을 형성하는 단계;
    상기 액티브 영역 내에 상기 반도체 기판을 식각하여 상기 액티브 영역과 필드 영역의 경계 부위의 내벽을 부분적으로 노출하는 게이트 리세스를 형성하는 단계;
    상기 게이트 리세스 측벽의 실리콘 펜스를 일차 제거하기 위하여 실리콘 이 동이 이루어지는 온도에서 수소 가스를 이용하여 일차 열처리하는 단계;
    상기 게이트 리세스 측벽의 실리콘 펜스를 이차 제거하기 위하여 실리콘 이동이 이루어지는 온도에서 수소 및 염소 또는 실리콘을 포함하는 가스의 혼합 가스를 이용하여 이차 열처리하는 단계; 및
    상기 게이트 리세스 내부 및 반도체 기판 상에 리세스 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트 전극 형성 방법.
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