KR100521451B1 - 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성방법 - Google Patents

모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성방법 Download PDF

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Abstract

본 발명의 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법은, 반도체 기판 위에 소자 분리 영역의 표면을 노출시키는 마스크막 패턴을 형성하는 단계와, 이 마스크막 패턴을 식각 마스크로 한 식각 공정으로 반도체 기판의 소자 분리 영역에 트랜치를 형성한 후, 상기 도전막을 평탄화 하는 단계와, 상기 도전막을 일정 두께만큼 제거하는 단계와, 트랜치 내부에 측벽 산화막을 형성하는 단계와, 측벽 산화막 위에 도전막을 형성하여 트랜치를 매립하는 단계와, 도전막 상부에 산화막을 형성하는 단계와, 그리고 마스크막 패턴을 제거하는 단계를 포함한다.

Description

모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법{Method for fabricating trench isolation in MOSFET}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법에 관한 것이다.
서로 다른 도전형의 채널을 갖는 모스 전계효과 트랜지스터들이 하나의 웨이퍼에 집적되는 상보형 모스 전계효과 트랜지스터(CMOS)는 소자들간의 전기적인 분리를 위해 소자 분리막을 구비한다. 최근의 집적도 증가에 따라 기존의 로코스(LOCOS)막 보다는 트랜치 아이솔레이션막이 주로 사용되고 있다. 그러나 채널 길이 뿐만 아니라 채널 폭이 점점 줄어들면서 트랜치 아이솔레이션막을 채용한 모스 전계효과 트랜지스터에 여러 가지 문제점들이 발생한다. 이를 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1 내지 도 4는 종래의 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법 및 그 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 실리콘 기판(102) 위에 패드 산화막(104), 질화막(106) 및 TEOS 산화막(108)을 순차적으로 형성하고, TEOS 산화막(108) 위에 포토레지스트막 패턴(110)을 형성한다.
다음에 도 2를 참조하면, 포토레지스트막 패턴(110)을 식각 마스크로 한 식각공정을 수행하여 패드 산화막 패턴(105), 질화막 패턴(107) 및 TEOS 산화막 패턴(109)을 이루어진 마스크막 패턴을 형성하고, 포토레지스트막 패턴(110)을 제거한다. 상기 마스크막 패턴은 실리콘 기판(102)의 소자 분리 영역을 노출시킨다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 실리콘 기판(102) 내에 트랜치(114)를 형성한다. 다음에 산화 공정을 수행하여 트랜치(114)상에 측벽 산화막(116)을 형성한다.
다음에 도 3을 참조하면, 매립 절연막(118)으로 트랜치(114) 내부를 채운 뒤에 평탄화 공정을 수행하여 TEOS 산화막 패턴(109)을 제거한다. 이어서 질화막 패턴(107)도 제거하면, 도시된 바와 같이 트랜치 아이솔레이션막이 만들어진다.
이와 같이 트랜치 아이솔레이션막을 형성한 후에 모스 전계효과 트랜지스터를 완성하기 위해서는, 도 4에 도시된 바와 같이, 채널 형성을 위한 이온 주입 공정을 수행하고, 패드 산화막 패턴(105)을 제거한다. 다음에 실리콘 기판(102) 위에 게이트 산화막(120)을 형성하고, 게이트 도전막으로서의 폴리실리콘막(122)을 형성한다. 그리고 LDD(Lightly Doped Drain) 영역 형성을 위한 이온 주입 공정을 수행한 후에 폴리실리콘막(122) 측면에 스페이서막(미도시) 형성한다. 다음에 이 스페이서막을 이온 주입 장벽막으로 한 이온 주입 공정으로 소스/드레인 영역(미도시)을 형성한다. 다음에 통상의 실리사이드 공정을 수행하여 소스/드레인 영역 및 폴리실리콘막(122) 상부에 금속 실리사이드막(124)을 형성한다. 그리고 층간 절연막(미도시)을 형성하고, 층간 절연막을 관통하여 실리콘 기판(102)의 소스/드레인 영역 상부의 금속 실리사이드막(124)에 컨택되는 컨택 플러그(126)와, 폴리실리콘막(122) 상부의 금속 실리사이드막(124)에 컨택되는 컨택 플러그(128)를 형성한다. 도면상에서는 표시되지 않았지만, 폴리실리콘막(122)과 컨택 플러그(126)는 층간 절연막에 의해 절연된다.
이와 같은 종래의 방법에 따르면, 게이트 도전막으로서의 폴리실리콘막(122)에 일정 크기의 바이어스가 인가하게 되면, 트랜치 아이솔레이션의 상부 모서리 부분(도면에서 "A"로 표시한 부분)에 전계가 집중되는 현상(Fringing Field)이 발생하고, 이에 따라 소자의 신뢰성이 열악해진다. 이를 방지하기 위한 방법으로서, 트랜치 아이솔레이션의 상부 모서리 부분을 둥근 형상으로 만드는 방법이 주로 사용된다. 즉 트랜치(114) 형성을 위한 실리콘 기판(102)에 대한 식각을 건식 식각 방법으로 수행함으로써 트랜치(114) 하부 모서리와 상부 모서리를 둥근 형상으로 만들 수 있다. 그러나 이와 같은 방법은 채널 폭이 대략 200nm 이하인 소자의 경우에 공정상의 한계로 인하여 그 효과가 떨어지며, 이에 따라 좁은 폭 효과(NWE; Narrow Width Effect)로 인한 소자의 특성 저하 문제를 발생시킨다.
본 발명이 이루고자 하는 기술적 과제는, 트랜치 아이솔레이션의 상부 모서리에서의 전계 집중 현상을 완화하고, 좁은 폭 효과를 억제할 수 있는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법은, 반도체 기판 위에 소자 분리 영역의 표면을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 반도체 기판의 소자 분리 영역에 트랜치를 형성하는 단계; 상기 트랜치 내부에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막 위에 도전막을 형성하여 상기 트랜치를 매립한 후, 상기 도전막을 평탄화 하는 단계; 상기 도전막을 일정 두께만큼 제거하는 단계; 상기 도전막 상부에 산화막을 형성하는 단계; 및 상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 마스크막 패턴은 패드 산화막 패턴, 질화막 패턴 및 TEOS 산화막 패턴이 순차적으로 적층된 구조로 이루어지는 것이 바람직하다.
상기 트랜치를 형성하기 위한 식각 공정은 건식 식각 방법을 사용하여 수행하는 것이 바람직하다.
상기 도전막은 도핑된 폴리실리콘막을 사용하여 형성하는 것이 바람직하다.
상기 도전막 상부에 산화막을 형성하는 단계는 건식 산화 방법을 사용하여 수행하는 것이 바람직하다. 이 경우 상기 건식 산화 방법은 900-1100℃의 온도에서 30분 동안 수행하는 것이 바람직하다.
본 발명에 있어서, 상기 도전막을 형성한 뒤에 Cl2 가스를 사용한 건식 식각 공정으로 상기 도전막의 높이를 조절하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 9는 본 발명에 따른 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 소자 분리막을 형성하고자 하는 실리콘 기판(202) 위에 패드 산화막(204), 질화막(206) 및 TEOS 산화막(208)을 순차적으로 형성한다. 질화막(206)은 후속의 평탄화 공정시 식각 정지막으로 기능하며, 저압 화학기상증착법(LP-CVD)을 사용하여 대략 1000Å의 두께로 형성한다. TEOS 산화막(208)은 후속의 트랜치 형성을 위한 하드 마스크막으로 기능하며, 역시 저압 화학기상증착법을 사용하여 대략 1000Å의 두께로 형성한다. 다음에 TEOS 산화막(208) 위에 포토레지스트막 패턴(210)을 형성한다. 이 포토레지스트막 패턴(210)은 개구부(212)를 갖는데, 이 개구부(212)는 소자 분리 영역의 TEOS 산화막(208) 표면을 노출시킨다.
다음에 도 6을 참조하면, 포토레지스트막 패턴(210)을 식각 마스크로 한 식각공정을 수행하여 TEOS 산화막(208), 질화막(206) 및 패드 산화막(204)의 노출 부분을 순차적으로 제거한다. 그러면 실리콘 기판(202)의 소자 분리 영역의 표면을 노출시키는 패드 산화막 패턴(205), 질화막 패턴(207) 및 TEOS 산화막 패턴(209)이 만들어진다. 다음에 건식 식각 방법을 사용하여 실리콘 기판(202)의 노출 부분을 일정 깊이로 식각한다. 건식 식각 가스로는 Cl2/BCl3/O2 가스 또는 Cl 2/N2 가스를 이용하며, 식각 깊이는 대략 3000-4000Å이 되도록 하고 측벽 기울기는 대략 7도 정도 되도록 한다. 그러면 실리콘 기판(202)의 소자 분리 영역에는 트랜치(214)가 만들어지며, 이때 만들어지는 트랜치(214)의 하부 모서리는, 비록 도면에 나타내지는 않았지만 대체로 둥근 형상이 된다. 다음에 HCl 및 HNO3 용액과 H2SO4 /H2O2 용액을 이용하여 트랜치(214)의 측벽에 대한 클리닝(cleaning) 공정을 수행한다. 그리고 대략 800-1000℃의 온도에서 대략 30분간 습식 산화 공정을 수행한 후, 이어서 대략 900-1000℃의 온도에서 대략 10분간 건식 산화 공정을 수행한다. 그러면 트랜치(214)상에는 측벽 산화막(216)이 만들어진다.
다음에 도 7을 참조하면, 도핑된 폴리실리콘막(218)으로 트랜치(214) 내부를 채운다. 이때 도핑된 폴리실리콘막(218)은 TEOS 산화막 패턴(209) 상부면도 덮는다. 상기 도핑된 폴리실리콘막(218)은 저압 화학기상증착법을 사용하여 형성할 수 있다. 다음에 평탄화 공정을 수행하여 도핑된 폴리실리콘막(218)의 상부를 일정 두께만큼 제거한다. 상기 평탄화 공정으로는 화학적 기계적 평탄화(CMP) 방법을 사용하며, 이 경우 식각 정지막으로는 질화막 패턴(207)을 사용한다.
다음에 도 8을 참조하면, 도면에서 화살표로 표시한 바와 같이, Cl2 가스를 이용한 건식 식각 방법으로 도핑된 폴리실리콘막(218)의 상부를 일정 두께만큼 더 제거한다.
다음에 도 9를 참조하면, 대략 900-1100℃의 온도에서 대략 30분 동안 건식 산화 공정을 수행하여 도핑된 폴리실리콘막(218) 상부에 산화막(219)을 형성한다. 건식 산화 공정에 의해 형성되는 산화막(219)은 습식 산화 공정을 사용하는 경우에 비해 균일하게 만들어지며, 트랜치 아이솔레이션의 상부 모서리(도면에서 "B"로 나타낸 부분)를 둥근 형상으로 만들어준다. 다음에 H3PO4 용액을 이용한 습식 식각 방법으로 질화막 패턴(207)을 제거한다.
이와 같이 트랜치 아이솔레이션막을 형성한 후에 모스 전계효과 트랜지스터를 완성하기 위해서는, 도 10에 도시된 바와 같이, 채널 형성을 위한 이온 주입 공정을 수행하고, HF 용액을 사용하여 패드 산화막 패턴(205)을 제거한다. 다음에 실리콘 기판(202) 위에 게이트 산화막(220)을 대략 750-850℃의 온도에서 대략 30-50Å의 두께로 형성하고, 게이트 도전막으로서의 폴리실리콘막(222)을 형성한다. 그리고 LDD(Lightly Doped Drain) 영역 형성을 위한 이온 주입 공정을 수행한 후에 폴리실리콘막(222) 측면에 스페이서막(미도시) 형성한다. 다음에 이 스페이서막을 이온 주입 장벽막으로 한 이온 주입 공정으로 소스/드레인 영역(미도시)을 형성한다. 다음에 통상의 실리사이드 공정을 수행하여 소스/드레인 영역 및 폴리실리콘막(222) 상부에 금속 실리사이드막(224)을 형성한다. 그리고 층간 절연막(미도시)을 형성하고, 층간 절연막을 관통하여 실리콘 기판(202)의 소스/드레인 영역 상부의 금속 실리사이드막(224)에 컨택되는 컨택 플러그(226)와, 폴리실리콘막(222) 상부의 금속 실리사이드막(224)에 컨택되는 컨택 플러그(228)를 형성한다. 도면상에서는 표시되지 않았지만, 폴리실리콘막(222)과 컨택 플러그(226)는 층간 절연막에 의해 절연된다.
이와 같이 만들어진 모스 전계효과 트랜지스터의 게이트 도전막으로서의 폴리실리콘막(222)에 일정 크기의 바이어스가 인가되더라도 트랜치 아이솔레이션의 상부 모서리(도면에서 "B"로 표시한 부분)의 둥근 형상으로 인하여 전계가 집중되는 현상이 완화된다. 더욱이 트랜치(214)에 매립된 도핑된 폴리실리콘막(218)이 부유 게이트(floating gate) 역할을 수행함으로써, 집중되는 전계가 분산되며 이에 따라 좁은 폭 현상에 의한 소자의 특성 저하가 억제된다.
이상의 설명에서와 같이, 본 발명에 따른 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법에 의하면, 트랜치 식각을 건식 식각 공정으로 수행하고, 도핑된 폴리실리콘막으로 트랜치를 매립하며, 그리고 매립된 도핑된 폴리실리콘막 상부에 건식 산화 공정으로 산화막을 형성시킴으로써, 트랜치 아이솔레이션의 상부 모서리를 둥근 형상으로 만드는 동시에 매립된 도핑된 폴리실리콘막에 의해 전계를 분산시킬 수 있으므로, 좁은 폭 현상에 의해 소자의 특성 저하를 억제시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 4는 종래의 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법 및 그 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 9는 본 발명에 따른 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 10은 도 5 내지 도 9에 의해 만들어진 트랜치 아이솔레이션막을 갖는 모스 전계효과 트랜지스터를 나타내 보인 단면도이다.

Claims (7)

  1. 반도체 기판 위에 소자 분리 영역의 표면을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 반도체 기판의 소자 분리 영역에 트랜치를 형성하는 단계;
    상기 트랜치 내부에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막 위에 도전막을 형성하여 상기 트랜치를 매립한 후, 상기 도전막을 평탄화 하는 단계;
    상기 도전막을 일정 두께만큼 제거하는 단계;
    상기 도전막 상부에 산화막을 형성하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계
    를 포함하는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법.
  2. 제 1항에 있어서,
    상기 마스크막 패턴은 패드 산화막 패턴, 질화막 패턴 및 TEOS 산화막 패턴이 순차적으로 적층된 구조로 이루어지는 것을 특징으로 하는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법.
  3. 제 1항에 있어서,
    상기 트랜치를 형성하기 위한 식각 공정은 건식 식각 방법을 사용하여 수행하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법.
  4. 제 1항에 있어서,
    상기 도전막은 도핑된 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법.
  5. 제 1항에 있어서,
    상기 도전막 상부에 산화막을 형성하는 단계는 건식 산화 방법을 사용하여 수행하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법.
  6. 제 5항에 있어서,
    상기 건식 산화 방법은 900-1100℃의 온도에서 30분 동안 수행하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법.
  7. 제 1항에 있어서,
    상기 도전막을 형성한 뒤에 Cl2 가스를 사용한 건식 식각 공정으로 상기 도전막의 높이를 조절하는 단계를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 트랜치 아이솔레이션막 형성 방법.
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