KR100780658B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 벌브형 리세스를 포함하는 리세스 게이트를 갖는 반도체 소자의 제조 기술에 관한 것으로, 본 발명에 의한 반도체 소자의 제조 방법은, 소자 분리용 패드 절연막을 이용하여 반도체 기판에 소자분리막을 형성하는 단계; 상기 패드 절연막을 포함하는 기판의 전체 구조 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 상기 패드 절연막 및 상기 기판을 식각하여 소정 리세스 패턴을 형성하는 단계; 상기 식각된 패드 절연막을 이온주입 베리어로 셀 채널 이온주입 공정을 수행하여 로컬 채널 영역을 형성하는 단계; 및 상기 소정 리세스 패턴 상에 게이트 패턴을 형성하는 단계를 포함하며, 상술한 본 발명에 의한 반도체 소자의 제조 방법은 소자분리 공정시 사용되는 패드 질화막을 잔류시킴으로써, 셀 채널 이온주입 공정에 의한 도핑 영역과 후속 소스/드레인 이온주입 공정에 의한 접합 영역의 오버랩을 방지하고, 아울러 벌브형 리세스의 벌브 패턴 형성을 위한 등방성 식각시 기판 상부의 어택을 방지하여 소자의 리프레시 특성 개선 및 공정 안정화가 가능한 효과가 있다.
벌브형 리세스, 소자분리용 패드 질화막, 셀 채널 이온주입, 로컬 채널 영역

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도1a 내지 도1f는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도2a 내지 도2f는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 또다른 공정 단면도.
도3a 내지 도3f는 본 발명의 일실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드 산화막
33 : 패드 질화막 34 : 소자분리막
35 : 하드마스크 36 : 포토레지스트 패턴
37 : 스페이서 절연막 38 : 게이트 패턴
310 : 벌브형 리세스 320 : 로컬 채널 영역
330 : 접합 영역
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 벌브형 리세스(bulb type recess)를 포함하는 리세스 게이트를 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 셀 트랜지스터의 채널 길이가 급격히 감소하는 이른바 쇼트 채널 효과(short channel effect)가 발생하여 소자의 특성이 저하되고 있으나, 기존의 플래너형(planar type) 트랜지스터 구조로는 이러한 문제를 해결하기 어렵다.
이에 대하여, 반도체 기판 활성 영역의 소정 부분을 식각하여 형성된 리세스 상에 게이트를 형성하여 트랜지스터를 제조함으로써 셀 트랜지스터의 채널 길이를 증가시킬 수 있는 리세스 게이트 공정이 제안되었다. 이러한 리세스 게이트 공정을 적용하면 기존의 플래너형 트랜지스터 구조에 비하여 DIBL(Drain-Induced Barrier Lowering), BVDS(Breakdown Voltage between Drain and Source), 접합 누설(junction leakage) 등의 특성을 개선하여 소자의 리프레시(refresh) 특성을 향상시킬 수 있다.
그러나, 계속적인 반도체 소자의 고집적화 요구에 따라 소자의 디자인 룰이 60nm이하로 되면서 이러한 리세스 게이트 공정을 이용하여도 셀 문턱전압(Vt : threshold Voltage) 마진(margin) 및 리프레시 특성이 한계에 이르게 되었다. 이를 해결하기 위하여 최근 벌브형 리세스 게이트에 대한 연구가 진행되고 있다. 이 벌브형 리세스 게이트 공정에서는 2단계의 식각에 의해 리세스를 형성하며, 특히 두번째 식각시에 리세스의 하부를 구(sphere) 형태로 형성함으로써 기존의 리세스 게이트 공정에 비하여 채널 길이를 증가시켜 리프레시 특성을 향상시킬 수 있다.
도1a 내지 도1f는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도로서, 특히 리세스 형성 후 셀 채널 이온주입(cell channel implant)을 실시하는 경우를 도시하고 있다.
도1a에 도시된 바와 같이, 반도체 기판(11)에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한 후, 패드 산화막(12)과 패드 질화막(13)을 소정 패턴으로 패터닝하고, 이 패턴을 마스크로 노출된 기판 부위를 식각함으로써 소자분리용 트렌치를 형성한다.
이어서, 트렌치를 포함한 기판 전면에 절연막을 형성한 후 CMP(Chemical Mechanical Polishing)등의 공정에 의해 이 절연막을 트렌치 내에 매립시켜 소자분리막(14)을 형성한다.
도1b에 도시된 바와 같이, 패드 질화막(13)을 제거하여 패드 산화막(12)을 잔류시킨다. 패드 산화막(12)은 후속 리세스 형성 공정시 희생 산화막으로 작용할 수 있다.
도1c에 도시된 바와 같이, 패드 산화막(12)을 포함하는 전체 구조 상부에 후속 리세스 형성 공정시 식각 베리어로 작용하는 하드마스크(15)를 형성한다. 하드마스크(15)는 예를 들어 비정질탄소(amourphous carbon)막(15a) 및 SiON막(15b)이 적층되어 형성될 수 있다.
이어서, 하드마스크(15) 상부에 리세스 예정영역을 정의하는 포토레지스트 패턴(16)을 형성한다.
도1d에 도시된 바와 같이, 포토레지스트 패턴(16)을 마스크로 하드마스크(15)를 식각한 후, 포토레지스트 패턴(16)을 제거한다.
이어서, 식각된 하드마스크(15)를 식각 베리어로 패드 산화막(12)을 식각한 후, 패드 산화막(12) 식각으로 노출된 반도체 기판(11)을 식각하여 수직 프로파일을 갖는 리세스 즉, 벌브형 리세스(110)의 넥패턴(neck pattern)(110a)을 형성한다.
이어서, 식각된 하드마스크(15)를 제거한 후, 넥패턴(110a)을 포함하는 기판 전면에 후속 벌브패턴 형성 공정시 식각 베리어로 작용하는 스페이서 절연막(17)을 형성한다.
도1e에 도시된 바와 같이, 스페이서 절연막(17)을 전면 식각하고 노출된 넥패턴(110a) 하부의 반도체 기판(11)을 등방성 식각하여 구형 프로파일을 갖는 리세스 즉, 벌브형 리세스(110)의 벌브패턴(bulb pattern)(110b)을 형성한다.
이어서, Vt 스크린 산화막(미도시됨) 형성 후 문턱 전압 조절을 위한 셀 채널 이온주입을 실시하여 소정 도핑 영역(120)을 형성한다.
도1f에 도시된 바와 같이, 세정 공정을 실시하여 패드 산화막(12) 및 식각 잔류물을 제거한 후, 벌브형 리세스(110)를 포함한 기판 전면에 게이트 산화막(미도시됨)을 형성하고, 벌브형 리세스(17)에 일부가 매립되고 나머지는 반도체 기 판(11) 상부로 돌출되는 게이트 패턴(18)을 형성한다. 게이트 패턴(18)은 예를 들어 폴리실리콘막(18a), 텅스텐 실리사이드막(18b) 및 게이트 하드마스크 질화막(18c)이 순차적으로 적층되어 형성된다.
이어서, 소스/드레인 이온주입 (source/drain implant) 공정을 실시하여 접합 영역(130)을 형성함으로써 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 공정이 완료된다.
도2a 내지 도2f는 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 또다른 공정 단면도로서, 특히 리세스 형성 전 셀 채널 이온주입을 실시하는 경우를 도시하고 있다. 이하, 도2의 공정 과정 중 도1의 공정과 일치하는 부분은 도1을 참조하여 설명을 간략히 하기로 한다.
도2a에 도시된 바와 같이, 반도체 기판(21)에 패드 산화막(22), 패드 질화막(23) 및 소자분리막(24)을 형성한다(도1a 참조).
도2b에 도시된 바와 같이, 패드 질화막(23)을 제거하고, 이어서 Vt 스크린 산화막(미도시됨) 형성을 위해 그 전에 습식 세정 공정으로 패드 산화막(22)을 제거한다.
이어서, 노출된 기판(21)에 대해 Vt 스크린 산화 공정을 수행하여 Vt 스크린 산화막(미도시됨)을 형성한 후, 문턱 전압 조절을 위한 셀 채널 이온주입을 실시하여 소정 도핑 영역(210)을 형성한다.
이어서, 기판(21) 상부에 후속 리세스 형성을 위한 희생 산화막(25)을 형성한다.
도2c에 도시된 바와 같이, 희생 산화막(25) 상부에 비정질탄소막(26a) 및 SiON막(26b)이 적층된 하드마스크(26) 및 리세스 예정영역을 정의하는 포토레지스트 패턴(27)을 형성한다(도1c 참조).
도2d에 도시된 바와 같이, 포토레지스트 패턴(27)을 마스크로 하드마스크(26), 희생 산화막(25) 및 반도체 기판(21)을 식각하여 벌브형 리세스(220)의 넥패턴(220a)을 형성한 후, 후속 벌브패턴 형성 공정을 위한 스페이서 절연막(28)을 형성한다(도1d 참조).
도2e에 도시된 바와 같이, 스페이서 절연막(28)을 이용하여 노출된 넥패턴(220a) 하부의 반도체 기판(21)을 등방성 식각하여 벌브형 리세스(220)의 벌브패턴(220b)을 형성한다(도1e 참조).
도2f에 도시된 바와 같이, 세정 공정 후 벌브형 리세스(220)를 포함한 기판 전면에 게이트 산화막(미도시됨)을 형성하고, 폴리실리콘막(29a), 텅스텐 실리사이드막(29b) 및 게이트 하드마스크 질화막(29c)이 순차적으로 적층된 게이트 패턴(29)을 형성한 후, 소스/드레인 이온주입 공정에 의한 접합 영역(230)을 형성한다(도1f 참조).
도1 및 도2를 참조하면, 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 공정은 두 가지 문제점을 가짐을 알 수 있다.
우선, 셀 채널 이온주입 공정에 의한 도핑 영역(120, 210)의 분포를 살펴보면 채널 영역 이외의 부분까지 도펀트(dopant)가 불필요하게 존재하여 후속 소스/드레인 이온주입 공정에 의한 접합 영역(130, 230)과 오버랩되는 부분(A, B)이 발 생함을 알 수 있다. 이러한 오버랩(A, B)으로 인한 전계(electric field) 증가로 접합 누설이 증가하여 소자의 리프레시 특성이 저하되는 문제점이 있다.
또한, 벌브패턴(110b, 220b) 형성을 위한 식각시 베리어로 이용되는 스페이서 절연막(17, 28)의 두께가 얇고 상대적으로 등방성 식각의 식각률(etch rate)이 과도하기 때문에, 식각시 기판 상부가 어택(attack)을 받게 되는 문제점이 있다. 스페이서 절연막(17, 28) 하부에 개재된 패드 산화막(12) 또는 희생 산화막(25)으로는 이러한 어택을 방지하기 부족하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자분리 공정시 사용되는 패드 질화막을 잔류시킴으로써, 셀 채널 이온주입 공정에 의한 도핑 영역과 후속 소스/드레인 이온주입 공정에 의한 접합 영역의 오버랩을 방지하고, 아울러 벌브형 리세스의 벌브 패턴 형성을 위한 등방성 식각시 기판 상부의 어택을 방지하여 소자의 리프레시 특성 개선 및 공정 안정화가 가능한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 소자 분리용 패드 절연막을 이용하여 반도체 기판에 소자분리막을 형성하는 단계; 상기 패드 절연막을 포함하는 기판의 전체 구조 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 상기 패드 절연막 및 상기 기판을 식각하여 소정 리세스 패턴을 형성하는 단계; 상기 식각된 패드 절연막을 이온주입 베리어로 셀 채널 이온주입 공정을 수행하여 로컬 채널 영역을 형성하는 단계; 및 상기 소정 리세스 패턴 상에 게이트 패턴을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 소자 분리용 패드 절연막을 이용하여 반도체 기판에 소자분리막을 형성하는 단계; 상기 패드 절연막을 포함하는 기판의 전체 구조 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 상기 패드 절연막 및 상기 기판을 식각하여 벌브형 리세스의 넥패턴을 형성하는 단계; 상기 넥패턴 측벽에 스페이서를 형성하는 단계; 상기 식각된 패드 절연막 및 상기 스페이서를 식각 베리어로 상기 넥패턴 하부의 기판을 등방성 식각하여 벌브형 리세스의 벌브패턴을 형성하는 단계; 및 상기 넥패턴 및 상기 벌브패턴으로 이루어진 상기 벌브형 리세스 상에 게이트 패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 일실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 반도체 기판(31)에 소자 분리시 사용되는 패드 절 연막으로서 패드 산화막(32) 및 패드 질화막(33)을 순차적으로 형성한 후, 패드 산화막(32)과 패드 질화막(33)을 소정 패턴으로 패터닝하고, 이 패턴을 마스크로 노출된 기판 부위를 식각함으로써 소자분리용 트렌치를 형성한다. 이때, 형성되는 패드 질화막(33)은 종래 기술에 따른 반도체 소자의 제조 공정에서와 달리 소자분리막(34) 형성 후 제거되지 않고 후속 리세스 형성 및 셀 채널 이온주입 공정에 이용된다. 특히, 패드 질화막(33)은 후속 셀 채널 이온주입 공정의 이온주입 베리어로 작용하므로 높은 밀도, 예를 들어 3.2g/cm3 정도의 밀도를 가질 수 있다.
이어서, 트렌치를 포함한 기판 전면에 절연막을 형성한 후 패드 질화막(33)이 노출될 때까지 평탄화 식각을 수행하여 이 절연막을 트렌치 내에 매립시킴으로써 소자분리막(34)을 형성한다. 평탄화 식각은 예를 들어 CMP 공정에 의해 수행된다.
도3b에 도시된 바와 같이, 패드 질화막(33)을 포함하는 전체 구조 상부에 후속 리세스 형성 공정시 식각 베리어로 작용하는 하드마스크(35)를 형성한다. 본 명세서에서는 일례로서, 비정질탄소막(35a) 및 SiON막(35b)이 적층된 하드마스크(35)를 사용한다. 그러나, 비정질탄소막(35a) 및 SiON막(35b)이 적층된 하드마스크(35) 대신 폴리실리콘막 하드마스크 또는 질화막 하드마스크를 사용할 수도 있다.
이어서, SiON막(35b) 상부에 리세스 예정영역을 정의하는 포토레지스트 패턴(36)을 형성한다. 포토레지스트 패턴(36) 하부에는 노광 공정시 반사 방지를 위한 반사방지막(미도시됨)이 개재될 수도 있다.
도3c에 도시된 바와 같이, 포토레지스트 패턴(36)을 마스크로 SiON막(35b) 및 비정질탄소막(35a)을 순차적으로 식각하여 식각된 SiON막(35b) 및 비정질탄소막(35a)으로 이루어진 하드마스크(35) 패턴을 형성한 후, 포토레지스트 패턴(36)을 제거한다.
이어서, 하드마스크(35) 패턴을 식각 베리어로 패드 질화막(33) 및 패드 산화막(32)을 식각한 후, 노출된 반도체 기판(31)을 식각하여 수직 프로파일을 갖는 벌브형 리세스(310)의 넥패턴(310a)을 형성한다. 넥패턴(310a)은 바람직하게는 400~1000Å의 깊이로 형성될 수 있다.
이어서, 하드마스크 패턴(35)을 제거한 후, 넥패턴(310a)을 포함하는 기판의 전면에 후속 벌브패턴 형성 공정시 식각 베리어로 작용하는 스페이서 절연막(37)을 형성한다. 스페이서 절연막(37)은 예를 들어 HTO(Hot Temperature Oxidation) 산화막이며 30~70Å의 두께로 형성될 수 있다.
도3d에 도시된 바와 같이, Vt 스크린 산화막(미도시됨) 형성 후 문턱 전압 조절을 위한 셀 채널 이온주입을 실시한다. 이때, 잔류하는 패드 질화막(33)은 이온주입의 베리어로 작용함으로써 채널 영역 이외의 부분 즉, SNC(Storage Node Contact) 영역이나 BLC(Bit Line Contact) 영역으로의 이온주입을 방지한다. 따라서, 셀 채널 이온주입으로 인한 도핑 영역은 채널 영역에 한정되며 이를 로컬(local) 채널 영역(320)이라 한다. 이때, 셀 채널 이온주입시 틸트(tilt) 및 회전(rotation)을 조절하여 로컬 채널 영역(320)의 도펀트 농도를 더욱 증가시킴으로써 채널의 문턱전압을 높일 수 있다. 예를 들어, 셀 채널 이온주입은 4~8도의 틸트 및 0~180도의 회전으로 실시한다.
도3e에 도시된 바와 같이, 스페이서 절연막(37)을 전면 식각하여 넥패턴(310a) 측벽을 보호하는 스페이서(미도시됨)를 형성하면서 넥패턴(310a) 하부의 반도체 기판(32)을 노출시킨 후, 이 스페이서 및 패드 질화막(33)을 베리어로 노출된 넥패턴(310a) 하부의 반도체 기판(32)을 등방성 식각하여 구형 프로파일을 갖는 벌브형 리세스(310)의 벌브패턴(310b)을 형성한다. 벌브패턴(310b)은 바람직하게는 400~1000Å의 깊이로 형성될 수 있다. 전술한 바와 같이 스페이서 절연막(37)은 30~70Å 정도로 얇게 형성되고 게다가 전면 식각을 받기 때문에, 후속 등방성 식각시 반도체 기판(32) 상부의 어택을 방지하기 어렵고 그 대신 잔류하는 패드 질화막(33)이 반도체 기판(33) 상부의 어택을 방지하는 역할을 한다.
이어서, 습식 세정 공정을 실시하여 잔류하는 패드 질화막(33), 패드 산화막(32) 및 식각 잔류물 등을 제거한다.
그 결과, 벌브형 리세스(310) 하부에만 로컬 채널 영역(320)이 존재함을 알 수 있다.
도3f에 도시된 바와 같이, 벌브형 리세스(310)를 포함한 기판(31) 전면에 게이트 산화막(미도시됨)을 형성하고, 벌브형 리세스(310)에 일부가 매립되고 나머지는 반도체 기판(31) 상부로 돌출되는 게이트 패턴(38)을 형성한다. 게이트 패턴(38)은 예를 들어 폴리실리콘막(38a), 텅스텐 실리사이드막(38b) 및 게이트 하드마스크 질화막(38c)이 순차적으로 적층된 후 마스크 및 식각 공정을 통하여 형성된다.
이어서, 소스/드레인 이온주입 공정을 실시하여 접합 영역(330)을 형성한다.
전술한 도3a 내지 도3f의 제조 공정 결과 형성된 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자를 살펴보면 접합 영역(330)과 로컬 채널 영역(320)의 오버랩이 발생하지 않음을 알 수 있다. 따라서, 전계 감소 및 접합 누설 감소로 소자의 리프레시 특성이 개선됨을 알 수 있다. 이에 더하여 벌브형 리세스(310) 식각시 잔류하는 패드 질화막(33)이 기판(31) 상부의 어택을 방지하는 역할을 함으로써 벌브형 리세스 게이트 형성 공정의 안정화를 가능하게 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
즉, 상기한 본 발명의 일실시예에 따르면 소자분리용 패드 질화막을 셀 채널 이온주입의 베리어 및 벌브형 리세스의 벌브 패턴 형성시의 식각 베리어로 이용하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 소자 분리용 패드 질화막을 셀 채널 이온주입의 베리어로 이용하거나 또는 벌브형 리세스의 벌브 패턴 형성시 식각 베리어로 이용하는 기술은 각각 본 발명의 권리범위에 포함된다. 또한, 소자분리용 패드 질화막은 벌브형 리세스 외에 또다른 리세스 패턴 하부의 로컬 채널 영역 형성을 위한 이온주입 베리어로 이용될 수도 있다.
상술한 본 발명에 의한 반도체 소자의 제조 방법은, 소자분리 공정시 사용되는 패드 질화막을 잔류시킴으로써, 셀 채널 이온주입 공정에 의한 도핑 영역과 후속 소스/드레인 이온주입 공정에 의한 접합 영역의 오버랩을 방지하고, 아울러 벌브형 리세스의 벌브 패턴 형성을 위한 등방성 식각시 기판 상부의 어택을 방지하여 소자의 리프레시 특성 개선 및 공정 안정화가 가능한 효과가 있다.

Claims (21)

  1. 소자 분리용 패드 절연막을 이용하여 반도체 기판에 소자분리막을 형성하는 단계;
    상기 패드 절연막을 포함하는 기판의 전체 구조 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 마스크로 상기 패드 절연막 및 상기 기판을 식각하여 소정 리세스 패턴을 형성하는 단계;
    상기 식각된 패드 절연막을 이온주입 베리어로 셀 채널 이온주입 공정을 수행하여 로컬 채널 영역을 형성하는 단계; 및
    상기 소정 리세스 패턴 상에 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 소자분리막 형성 단계는,
    상기 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 산화막 및 상기 패드 질화막을 소정 패턴으로 패터닝하는 단계;
    상기 패터닝 후 노출되는 상기 기판을 식각하여 소자분리용 트렌치를 형성하 는 단계;
    상기 트렌치를 포함한 기판 전면에 절연막을 형성하는 단계; 및
    상기 패드 질화막이 노출될 때까지 상기 절연막을 평탄화 식각하는 단계를 포함하는
    반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 패드 절연막은 질화막을 포함하는
    반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 하드마스크 패턴은 비정질탄소막 및 SiON막이 적층되어 형성되는
    반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 하드마스크 패턴은 폴리실리콘막 또는 질화막을 포함하는 막으로 형성되는
    반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 셀 채널 이온주입 공정은,
    4~8도의 틸트(tilt) 및 0~180도의 회전(rotation)을 갖는 조건하에서 수행되는
    반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 패턴은 폴리실리콘막, 텅스텐 실리사이드막 및 게이트 하드마스크 질화막이 순차적으로 적층되어 형성되는
    반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트 패턴 형성 단계 후에,
    소스/드레인 이온주입 공정을 수행하여 접합 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  9. 소자 분리용 패드 절연막을 이용하여 반도체 기판에 소자분리막을 형성하는 단계;
    상기 패드 절연막을 포함하는 기판의 전체 구조 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 마스크로 상기 패드 절연막 및 상기 기판을 식각하여 벌브형 리세스의 넥패턴을 형성하는 단계;
    상기 넥패턴 측벽에 스페이서를 형성하는 단계;
    상기 식각된 패드 절연막 및 상기 스페이서를 식각 베리어로 상기 넥패턴 하부의 기판을 등방성 식각하여 벌브형 리세스의 벌브패턴을 형성하는 단계; 및
    상기 넥패턴 및 상기 벌브패턴으로 이루어진 상기 벌브형 리세스 상에 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 소자분리막 형성 단계는,
    상기 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    상기 패드 산화막 및 상기 패드 질화막을 소정 패턴으로 패터닝하는 단계;
    상기 패터닝 후 노출되는 상기 기판을 식각하여 소자분리용 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 기판 전면에 절연막을 형성하는 단계; 및
    상기 패드 질화막이 노출될 때까지 상기 절연막을 평탄화 식각하는 단계를 포함하는
    반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 패드 절연막은 질화막을 포함하는
    반도체 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 하드마스크 패턴은 비정질탄소막 및 SiON막이 적층되어 형성되는
    반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 하드마스크 패턴은 폴리실리콘막 또는 질화막을 포함하는 막으로 형성 되는
    반도체 소자의 제조 방법.
  14. 제9항에 있어서,
    상기 벌브형 리세스의 넥패턴은 400~1000Å의 깊이로 형성되는
    반도체 소자의 제조 방법.
  15. 제9항에 있어서,
    상기 벌브형 리세스의 벌브패턴은 400~1000Å의 깊이로 형성되는
    반도체 소자의 제조 방법.
  16. 제9항에 있어서,
    상기 넥패턴 측벽에 스페이서를 형성하는 단계는,
    상기 패드 절연막 및 상기 넥패턴을 포함하는 기판 전면에 상기 스페이서 형성을 위한 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막을 전면 식각하는 단계를 포함하는
    반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 스페이서용 절연막은 HTO(Hot Temperature Oxidation) 산화막이고 30~70Å의 두께로 형성되는
    반도체 소자의 제조 방법.
  18. 제9항에 있어서,
    상기 게이트 패턴은 폴리실리콘막, 텅스텐 실리사이드막 및 게이트 하드마스크 질화막이 순차적으로 적층되어 형성되는
    반도체 소자의 제조 방법.
  19. 제9항에 있어서,
    상기 벌브형 리세스의 넥패턴 형성 단계 후에,
    상기 패드 절연막을 이온주입 베리어로 셀 채널 이온주입 공정을 수행하여 로컬 채널 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 셀 채널 이온주입 공정은,
    4~8도의 틸트 및 0~180도의 회전을 갖는 조건하에서 수행되는
    반도체 소자의 제조 방법.
  21. 제19항에 있어서,
    상기 게이트 패턴 형성 단계 후에,
    소스/드레인 이온주입 공정을 수행하여 접합 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
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