JP4091242B2 - 縦形ｍｏｓトランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する縦形ＭＯＳＦＥＴ、及びその製造方法に関する。
【０００２】
【従来の技術】
ディスクリートのパワートランジスタとして、近年はバイポーラトランジスタに替わり、駆動能力の向上と低コスト化が進んできたＭＯＳトランジスタが使われ出している。このパワーＭＯＳトランジスタについては基板に対して垂直方向に電流を流す構造となっているので縦形ＭＯＳトランジスタと呼ばれており、例えばアンペアクラスの大電流をコントロールする場合や、低消費電力化ならびに低オン抵抗を必要とされる場合のＩＣの外付けドライバーなどに多く用いられている。その中で図３のようなトレンチ構造を用いた縦形トレンチＤＭＯＳトランジスタは、図２のようなそれまでのプレーナタイプの縦形ＤＭＯＳトランジスタに比べて、寄生抵抗を増大させずにセルピッチを微細化できるという利点があるので、小型・低コスト・低オン抵抗を得ることができる構造として、主流になっている。
【０００３】
トレンチ構造を有する図３の構造は、ＮチャネルＭＯＳの例である。これはドレイン領域となる高濃度Ｎ型基板１上に低濃度のＮ型層２をエピタキシャル成長させた半導体基板を用意し、この半導体基板の表面からボディ領域と称するＰ型拡散領域２０を不純物注入及び１０００℃以上の高温熱処理で形成し、さらに表面からソース領域となる高濃度Ｎ型不純物領域２１と、ボディ領域の電位をオーミック・コンタクトにより電位固定させるための高濃度Ｐ型不純物領域２２が形成されている。
【０００４】
このソース領域となる高濃度Ｎ型不純物領域２１と高濃度Ｐ型不純物領域２２は図３では同電位とするため、接触するレイアウトとし、図示はしないが１つのコンタクトホールによって両方の領域のコンタクトをとることになる。そしてＰ型拡散領域２０と高濃度Ｎ型ソース領域２１を貫通して単結晶シリコンをエッチングしてシリコントレンチ２３を形成し、このシリコントレンチ２３内にゲート酸化膜４及び多結晶シリコンからなるゲート電極５を埋め込んでいる。
【０００５】
以上のような構造により、裏面側高濃度Ｎ型ドレイン領域１及び低濃度Ｎ型ドレイン領域２から、表面側高濃度Ｎ型ソース領域２１へ流れる電流を、トレンチ側壁のゲート酸化膜４を介して、トレンチ２３内に埋め込んだゲート電極５で制御する縦型ＭＯＳトランジスタとして機能させることができる。ＰチャネルＭＯＳの場合は、図３の拡散の導電型を逆にすることで作製することができる。
【０００６】
このような縦形ＭＯＳトランジスタは、例えば米国特許４７６７７２２などにその構造及び製造方法の概略が開示されている。
【０００７】
しかし、このような縦形ＭＯＳトランジスタの構造及び製造方法では以下のような問題点が存在する。
【０００８】
まず第１に、トレンチ２３の深さとボディ領域となるＰ型拡散領域２０の深さの関係が、この縦形ＭＯＳトランジスタの特性に非常に重要な影響を及ぼす。例えば、トレンチ２３の深さに対して、ボディ領域となるP型拡散領域２０の深さが深ければ、ゲート電極５によってゲート酸化膜４に接するボディ領域を反転させても、反転チャネル領域とＮ型低濃度ドレイン領域２との間に、なお反転していないＰ型のボディ領域となるP型拡散領域２０が存在するため、ドレイン・ソース間に電流を流すことができない。また、トレンチ２３の深さがボディ領域となるP型拡散領域２０よりも過剰に深い場合は、トランジスタとして動作させることは可能であるが、ゲート酸化膜４を介して、Ｎ型低濃度ドレイン領域２とゲート電極５がオーバーラップする面積が大きくなり、これによりゲート・ドレイン容量が大きくなる。そしてこの容量は高周波動作を阻害する。ここで、ボディ領域となるP型拡散領域２０は注入不純物を高温熱処理で拡散させて形成するが、高温熱処理条件のばらつきが少ないために、この拡散長のばらつきは小さい。
【０００９】
それに対して、トレンチ２３形成のためのシリコンエッチングは、エッチングを所望のエッチング深さで止める指標が無いため、エッチング深さを時間で制御することになる。しかしここで使われる異方性ドライエッチング装置は、エッチングレートが装置温度やガス流量・分布などの変化でばらつくので、トータルのエッチング量、すなわちトレンチ深さがばらつきやすい。そこで通常は、トレンチ２３の深さがエッチングばらつきにより浅くなってもトランジスタ動作できるように、このエッチング量を狙い値よりも多めに設定することになる。そのため、先に述べたようなゲート・ドレイン容量が余分に付加されてしまい、高周波動作を向上させる上で限界が生じてしまう。
【００１０】
２つめの問題点は、トレンチ２３内にゲート電極５となる多結晶シリコンをＣＶＤで埋め込んだ後、トレンチ内の多結晶シリコンを残して他の半導体基板表面の多結晶シリコンを除くために、多結晶シリコンのエッチバックを行うが、このエッチバック量が大きすぎると、トレンチ内の多結晶シリコンも幾分かがエッチングされ、ゲート電極５となる多結晶シリコンとソース領域となるＮ型高濃度領域２１の重なり部分が無くなり、閾値電圧が大幅に増大するか、もしくは最悪の場合トランジスタ動作をしなくなるということである。
【００１１】
この多結晶シリコンのエッチング終了時間は、基板表面の多結晶シリコンがエッチングされて下地が露出したときの、プラズマ中の発光の違いやエッチングガス内ラジカル量などを検出して、そこからオーバーエッチング量を調整して決める。このときの多結晶シリコンエッチング量は、先の検出方法を用いることで、トレンチ２３を形成するためのシリコンエッチングに比べて、ウェハー間、ロット間ばらつきが少なくできるが、ウェハー面内ばらつきは抑えることはできない。そこでウェハー面内で最もエッチング量が大きい場所でもＮ型高濃度ソース領域２１とゲート電極５となる多結晶シリコンがオーバーラップしてトランジスタ動作することを考慮して、多結晶シリコンオーバーエッチング量を決めることになる。そのためウェハー面内では、Ｎ型高濃度ソース領域２１とゲート電極５となる多結晶シリコンのオーバーラップ量にばらつきがでることになり、このゲート・ソース間オーバーラップ量が大きいサンプルは、ゲート・ソース間容量が大きくなるので、やはり高周波動作に支障をきたすことになる。
【００１２】
３つめの問題点は、ボディ領域となるP型拡散領域２０はＮ型のエピタキシャル層２の主表面からイオンを注入し、高温熱処理することで形成するので、Ｎ型高濃度領域２１側が最も高濃度で、ドレインに近づくにつれて低濃度になるような不純物プロファイルとなるが、N型高濃度領域２１の拡散ばらつきやボディ領域となるP型拡散領域２０の注入深さばらつきにより、ここでのピーク濃度がばらつきやすく、これにより閾値電圧がばらつきやすいということである。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１導電型の高濃度層と、高濃度層の上に第１導電型で高濃度層よりも薄い濃度のエピタキシャル層とを有する半導体基板と、
半導体基板の主表面から第１導電型の高濃度層に向かって、第１導電型の高濃度層まで達しない深さで形成された凹部と、
凹部内側の側面及び底面を覆う絶縁膜と、
絶縁膜に接し、凹部内に埋め込まれた多結晶シリコンからなるゲート電極と、凹部の外側であって凹部に接し半導体基板の表面に形成された第１導電型のソース領域と、
凹部に接し高濃度ソース領域を囲むように形成し、凹部の底部と同じ深さまで形成された第２導電型のボディ領域と、
半導体基板裏面の第1導電型の高濃度層に接続されたドレイン電極とを有することを特徴とする縦形ＭＯＳトランジスタとした。
【００１４】
また先のボディ領域においてソース領域から第1導電型のエピタキシャル層にかけての深さ方向の不純物濃度分布が一定であることを特徴とする縦形MOSトランジスタとした。
【００１５】
また先のボディ領域の、凹部に接しソース領域から第1導電型のエピタキシャル層にかけての領域の平面的な幅が０．５μｍ以下であることを特徴とする縦形MOSトランジスタとした。
【００１６】
また先の絶縁膜に接し、凹部内の途中の深さまで埋め込まれた多結晶シリコンからなるゲート電極と、
凹部の外側であって、凹部に接し多結晶シリコンとは絶縁膜を介して重なり部分をもたないように半導体基板の主表面に形成された第１導電型の高濃度ソース領域と、
凹部に接し高濃度ソース領域の下から、多結晶シリコンの上端まで形成された高濃度ソース領域よりも低濃度である第１導電型の低濃度ソース領域とを有することを特徴とする縦形ＭＯＳトランジスタとした。
【００１７】
また第１導電型の高濃度層と、高濃度層の上に第１導電型で高濃度層よりも薄い濃度のエピタキシャル層とを有する半導体基板と、
半導体基板の主表面から第１導電型の高濃度層に向かって、第１導電型の高濃度層まで達しない深さで形成された凹部と、
凹部内側の側面及び底面を覆う絶縁膜と、
絶縁膜に接し、凹部内の途中の深さまで埋め込まれた多結晶シリコンからなるゲート電極と、
凹部の外側であって、凹部に接し多結晶シリコンとは絶縁膜を介して重なり部分をもたないように半導体基板の主表面に形成された第１導電型の高濃度ソース領域と、
凹部に接し高濃度ソース領域の下から、多結晶シリコンの上端まで形成された高濃度ソース領域よりも低濃度である第１導電型の低濃度ソース領域と、
凹部に接し高濃度ソース領域及び低濃度ソース領域を囲むように形成する第２導電型のボディ領域と、
半導体基板裏面の第1導電型の高濃度層に接続されたドレイン電極とを有することを特徴とする縦形ＭＯＳトランジスタとした。
【００１８】
また先の凹部内の多結晶シリコンが、半導体基板主表面から０．５から０．８μｍの深さまで埋め込まれていることを特徴とする縦形ＭＯＳトランジスタとした。
【００１９】
また第１導電型の低濃度ソース領域と多結晶シリコンとの絶縁膜を介した深さ方向における重なりが、０．１μｍ以下であることを特徴とする縦形ＭＯＳトランジスタとした。
【００２０】
また第１導電型の低濃度ソース領域の濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3であって、第２導電型のボディ領域の濃度が２ｅ１６／ｃｍ3から５ｅ１７／ｃｍ3の間の濃度であることを特徴とする縦形ＭＯＳトランジスタとした。
【００２１】
第１導電型の半導体基板の主表面に酸化膜を形成する工程と、
また、酸化膜上に多結晶シリコンを堆積する工程と、
多結晶シリコン及び酸化膜をパターニングして半導体基板の主表面を露出させる工程と、
異方性ドライエッチング法により多結晶シリコンとともに露出した半導体基板をエッチングしてトレンチを形成する工程と、
トレンチ内側にゲート絶縁膜を形成する工程と、
トレンチ深さ及びトレンチ幅によって可変する照射角度でイオン注入法により第２導電型のボディ領域を形成する工程と、
トレンチ内に多結晶シリコンを埋め込む工程と、
多結晶シリコンをエッチバックしてトレンチ内にゲート電極を形成する工程と、
垂直方向から３０°以上傾けた照射角度でイオン注入法により第１導電型の低濃度ソース領域を形成する工程と、
垂直方向から７°以下に傾けた照射角度でイオン注入法により第１導電型の高濃度ソース領域を形成する工程とを有することを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２２】
また先のトレンチの平面パターニングを形成する積層膜が、半導体基板主表面から順番に酸化膜・シリコン窒化膜であることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２３】
また先のトレンチの平面パターニングを形成する積層膜が、半導体基板主表面から順番に酸化膜・フォトレジストであることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２４】
また先のトレンチを形成するためのエッチング装置と、ゲート電極形成のために多結晶シリコンをエッチバックするためのエッチング装置を、同一装置とすることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２５】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて説明する。
【００２６】
図１は本発明のＮチャネル縦形ＭＯＳトランジスタの主要断面図である。
【００２７】
本発明の特徴を明らかにするために、図４に示す本発明によるＮチャネル縦形ＭＯＳトランジスタの製造方法をもとに説明する。まずＡｓまたはＳＢが、抵抗率にして０．００１Ω・ｃｍから０．０１Ω・ｃｍになるまでドープされたＮ型高濃度基板１上に、２ｅ１４／ｃｍ3から４ｅ１６／ｃｍ3の濃度のＰをドープした数μｍから数１０μｍの厚さのＮ型低濃度エピタキシャル層２を有する面方位１００の半導体基板を用意する（図４（ａ））。このＮ型エピタキシャル層の厚さは必要とされるドレイン・ソース間の耐圧によって変わる。
【００２８】
次に、この縦形ＭＯＳトランジスタの、後にボディとなる領域でありかつチャネルとならない領域を高濃度にするためにＢを注入し、その後熱処理することにより、１ｅ１８／ｃｍ3から４ｅ１９／ｃｍ3の濃度で、数μｍから１０数μｍまでの深さのＰ型高濃度拡散領域８を形成する。この領域を形成することにより、縦方向寄生ＮＰＮバイポーラ動作や縦方向パンチスルーを抑制する効果を得ることができる。そして図示しないが、能動領域以外の領域にＬＯＣＯＳを形成し、その後、能動領域にシリコントレンチを形成するために、トレンチを形成する部分の単結晶シリコンを露出させる（図４（ｂ））。このとき、本発明では単結晶シリコンをエッチングするためのマスク材として、単結晶シリコン上に１００Åから２０００Åの熱酸化膜またはＣＶＤ酸化膜１３を堆積し、その上に本発明では、不純物を含まない多結晶シリコン１４をＣＶＤで堆積している。
【００２９】
この状態からＲＩＥなどによる異方性エッチング法でトレンチエッチングを行う。このときN型低濃度領域２のシリコンがエッチングされ、トレンチ３が形成されるのと同時に、酸化膜１３上の多結晶シリコン膜１４もエッチングされる（図４（ｃ））。ここで、仮に多結晶シリコン膜１４と単結晶シリコンのエッチングレートが同じであるとすると、多結晶シリコン膜１４のＣＶＤ堆積膜厚を単結晶シリコンのエッチング深さと同じ厚さに設定すれば、単結晶シリコンの所望深さのエッチングの完了と同時に、多結晶シリコン膜１４のエッチングも完了し、このエッチング終了時間を多結晶シリコン膜14の下の酸化膜１３のプラズマ発光検出やエッチングガス内ラジカル量変化の検出などにより知ることができる。
【００３０】
一般には、多結晶シリコン膜１４のエッチングレートは、多結晶シリコンの膜質や、装置・エッチング条件にもよるが、単結晶シリコンのエッチングレートの１．２倍から２．４倍であるので、このエッチングレートの違いを考慮して多結晶シリコン膜１４の堆積膜厚を単結晶シリコンエッチング量より厚く設定しておくことにより、所望のトレンチ深さを少ないばらつきで安定して得ることができる。
【００３１】
また、仮に多結晶シリコン膜１４の膜厚を、等価的な単結晶シリコンエッチング深さに合わせなくても、多結晶シリコン膜１４のエッチング時間からオーバーエッチングを所定量かけることで、所望のトレンチ深さを得ることができる。つまり、ＣＶＤ装置の過剰な負荷となるような厚膜の多結晶シリコンを堆積しなくても、安定した深さのシリコントレンチ３を得ることができる。
【００３２】
この例では、酸化膜１３上に多結晶シリコン膜１４を堆積して、単結晶シリコンのエッチストップの指標としたが、多結晶シリコン膜１４の代わりに、フォトレジストやシリコン窒化膜など、ＲＩＥによる異方性エッチングで安定したエッチングレートをもつ膜及びエッチング条件であれば、やはり単結晶シリコンのエッチストップの指標として用いることができる。
【００３３】
次に、高温犠牲酸化や、等方性ドライエッチングなど、よく知られた方法によりトレンチ角部１８を丸め、その後トレンチ側壁及び底面にゲート酸化膜４を形成する。
【００３４】
この後、本発明特有のボディ領域形成のための不純物注入を行う。まずこの不純物注入は、ＢなどのＰ型の不純物を、垂直方向に対して故意に傾けた照射角度で、トレンチ３内のゲート酸化膜４の側壁３ａ越しに、チャネルとなる領域に入り、底面の低濃度ドレインとなる領域３ｂには入らないように、イオン注入を行う（図４（ｄ））。このときの照射角度はトレンチ３の平面的な幅と深さによって決められる。例えば幅１μｍ、深さ２μｍの場合は垂直方向に対して、３０°以上傾けて注入する。望ましくは後に続く高温熱処理による拡散の伸びを考慮して３５°から４５°の間であればよい。注入エネルギーは、ゲート酸化膜厚と傾斜角度からトレンチ側壁３ａのシリコン内に十分注入されるように選ぶ。
【００３５】
その後、このＢを高温熱処理により拡散させる。このときの拡散は、１０００℃以上の窒素雰囲気で、トレンチ側壁３ａに注入されたＢが先の工程で形成したＰ型高濃度拡散領域８に接触する程度まで行う。最終的に、トレンチ側壁３ａのボディ領域１７（チャネル領域１５）のＢ濃度は２ｅ１６／ｃｍ3から５ｅ１７／ｃｍ3となるように不純物注入量を調節する。この方法を用いると、トレンチ側壁をマージン無く全てチャネル領域とすることができ、従来方法のようにトレンチ深さばらつきを考慮してある程度チャネル領域に対してマージンを持たせてトレンチを深く形成する必要が無くなり、その結果ゲート・ドレインオーバーラップ容量を従来方法より低減することができる。また本発明の方法により、トレンチ側壁のチャネル領域１５にはソースからドレイン方向に均一にＢが分布することになる。
【００３６】
次に、トレンチ幅を考慮してトレンチ内に充分充填されるように膜厚を選びながら、多結晶シリコン膜１６をＣＶＤにより堆積し、この多結晶シリコン膜１６内に熱拡散法により１ｅ２０／ｃｍ3以上の高濃度となるように不純物、例えばＰを注入する（図５（ａ））。
【００３７】
次に、エッチバック法によりこの多結晶シリコン膜１６を、トレンチ形成のために用いたＲＩＥ装置でエッチングする。エッチング終了時間は、多結晶シリコン膜１６の下地の酸化膜１３のプラズマ発光やエッチングガス内ラジカル量変化などで検出できるが、本発明では検出後のオーバーエッチングを大きくし、トレンチ内において多結晶シリコン膜１６を半導体基板表面から０．５μｍから０．８μｍまで深くエッチングするようにする。このときトレンチ内に残された多結晶シリコン膜１６が本発明の縦形ＭＯＳトランジスタのゲート電極５となる。
【００３８】
その後、ＰやＡｓなどのＮ型不純物を、表面濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3までの、後に形成する高濃度ソース領域に対して比較的低濃度となるように、垂直方向に対して故意に傾けた照射角度でイオン注入する。望ましくはこの角度は垂直方向から３０°から６０°といった装置的な限界角度まで傾斜させる。そうすることにより、トレンチ側壁上部３ｃの、多結晶シリコンとオーバーラップしないトレンチ側壁をＮ型化させることができる（図５（ｂ））。
【００３９】
このような方法をとることにより、本発明の縦形ＭＯＳトランジスタのチャネル長は、トレンチ底部からトレンチ側壁上部の低濃度Ｎ型領域６までの距離として決まる。つまり、従来のチャネル長はボディ領域とソース領域の二重拡散形成の際の深さ方向拡散量の差で決まるのに対し、本発明は、トレンチや多結晶シリコンなどのドライエッチング量で制御される。
【００４０】
従来の方法では、この低濃度Ｎ型領域６を設けておらず、ソース領域としてはＮ型高濃度ソース領域のみが存在し、またゲート電極となる多結晶シリコンのトレンチ内上部は半導体基板表面とほぼ同じ位置になる。この場合、多結晶シリコンのオーバーエッチングやそのばらつきにより高濃度Ｎ型ソース領域と多結晶シリコンの重なりがなくならないようにするために、０．２μｍから０．４μｍのオーバーラップを故意に形成していた。そしてこれがゲート・ソース間容量として働き、高周波動作を阻害していた。
【００４１】
本発明では多結晶シリコン膜１６のエッチング量が変わっても、常にその多結晶シリコン膜１６上面のトレンチ内位置に合わせて低濃度Ｎ型不純物領域６を形成するので、ゲート電極が低濃度Ｎ型領域６から離れることはない。またこの低濃度N型不純物領域６の形成のためのイオン注入角度が高角度であり、さらに不純物濃度が後に形成するＮ型高濃度ソース領域より低濃度であるので、イオン注入直後やその後の熱処理プロセスによるゲートとソースの重なりを０．１ｕｍ以下まで抑えることが可能である。そのためゲート・ソース間容量を小さく抑えることができ、高周波特性を従来より向上させることができる。
【００４２】
また、トレンチ形成のための単結晶シリコンエッチング装置とゲート電極形成のための多結晶シリコンエッチング装置を同一としているので、仮にこの装置によるエッチング量にウェハー面内ばらつきがあったとしても、チャネル長として決まるトレンチ深さとゲート電極上端の深さの差においてはこのばらつきが相殺されるので、チャネル長のウェハー面内ばらつきを抑えることができる。
【００４３】
この後に従来のＭＯＳプロセスと同様に、ソース領域形成のためにＮ型不純物として主としてＡｓを垂直方向から７°以下の照射角度に傾斜させて１ｅ２０／ｃｍ3以上の高濃度で注入する。照射角度は１°から７°程度である。本発明ではこの高濃度Ｎ＋領域７のN型エピタキシャル層２における深さはゲート電極５となる多結晶シリコンの上面の深さまでは達しない。ついでボディ領域１７から低抵抗でオーミックコンタクトをとるためのＰ型不純物、例えばＢＦ2を垂直方向から７°以下の照射角度に傾斜させて１ｅ２０／ｃｍ3以上の高濃度で注入してP型高濃度ボディコンタクト領域９を形成する（図５（ｃ））。但し、図４（ｂ）で形成したP型高濃度拡散領域８がオーミックコンタクトを得られ、かつ十分低抵抗であれば、この工程は削除してかまわない。
【００４４】
その後は図示しないが、従来の半導体プロセスと同様に、中間絶縁膜１０の形成、コンタクトホール形成、金属電極１１の形成、保護膜１２の形成とそのパターニングを経て縦形ＭＯＳトランジスタの主要部を完成させ、最終的に本発明の断面構造は図１のようになる。今まで述べたように、本発明の特徴は以下のようになる。
【００４５】
まず１つめは、多結晶シリコンとＮ型低濃度領域のオーバーラップ量が少ないために、ゲート・ソース間容量が従来方法よりも少ない。また、ボディ領域のイオン注入をトレンチ内に、トレンチ深さに合わせて傾斜注入により行っているので、ゲート・ドレイン間容量も従来方法よりも少ない。これにより、従来より高周波の領域まで動作させることができる。
【００４６】
２つめに本発明のボディ領域形成方法では、ボディ領域内のチャネルとなる領域の不純物濃度分布がソース領域からドレイン領域にかけて一定となるのでボディ領域形成のためのイオン注入量による閾値電圧の制御が容易である。またゲートとなるトレンチ内の多結晶シリコン膜のエッチング量やソースの高濃度不純物拡散量などのプロセスばらつきに対して閾値電圧は影響を受けない。
【００４７】
３つめに、チャネル長は、トレンチ深さ及びゲート電極に用いる多結晶シリコンのエッチング量で決まるが、エッチングマスクの酸化膜のプラズマ発光時間やエッチングガス内ラジカル量変化時間などをもとに決めるので、精度よくチャネル長を制御できる。さらにトレンチエッチング及びゲート電極に用いる多結晶シリコンのエッチングを同一装置で行うことにより、エッチングの面内ばらつきを相殺することができるので、チャネル長のウェハー面内ばらつきも少ない。
【００４８】
なお、本発明の別の実施例として図６のようにすると更に効果的である。ここではP型高濃度拡散領域８をＮ型エピタキシャル層２主表面から浅く形成し、P型ボディ領域１７もまたゲート酸化膜側壁３ａから浅く形成している。このP型ボディ領域の平面方向の幅は、ゲート酸化膜側壁３ａから０．５μｍ以内であることが望ましい。このような構成とすると、N型エピタキシャル層とP型ボディ領域との境界に形成される空乏層がゲート直下のP型ボディ領域における空乏層と接触することで、ゲート電極下のボディ容量が低減し、サブスレッショルド特性が向上する。このために従来より低電圧動作が可能になる。
【００４９】
【発明の効果】
本発明によれば、ボディ領域及びソース領域に、傾斜イオン注入による不純物形成を行う製造方法を採用することにより、縦形MOSトランジスタの寄生容量を低減させることができ、高周波特性を向上させることができる。
【００５０】
また、チャネルの濃度プロファイルを改善するために、傾斜イオン注入による不純物形成を行う製造方法を採用することにより、閾値電圧の制御性が向上し、ばらつきの少ない安定した特性を得ることができる。
【００５１】
また、ボディ領域を浅く形成することにより、サブスレッショルド特性を向上させることができ、低電圧動作が可能となる。
【００５２】
また、トレンチ形成のためのマスクにおいて安定したエッチングレートをもつ材料を併用することと、トレンチ形成のための装置と多結晶シリコンのエッチングのための装置を共通化する製造方法を採用することにより、プロセスばらつきを低減することができる。
【図面の簡単な説明】
【図１】本発明の縦形ＭＯＳトランジスタの模式断面図である。
【図２】従来の縦形ＭＯＳトランジスタの模式断面図である。
【図３】従来のトレンチ構造を有する縦形ＭＯＳトランジスタの模式断面図である。
【図４】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図５】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図６】本発明の別の実施形態の縦形ＭＯＳトランジスタの模式断面図である。
【符号の説明】
１ Ｎ型高濃度基板
２ Ｎ型エピタキシャル層
３ トレンチ
４ ゲート酸化膜
５ ゲート電極
６ Ｎ型低濃度ソース領域
７ Ｎ型高濃度ソース領域
８ Ｐ型高濃度拡散領域
９ Ｐ型高濃度ボディコンタクト領域
１０ 中間絶縁膜
１１ 金属電極
１２ パッシベーション膜
１３ 酸化膜
１４，１６ 多結晶シリコン
１５ チャネル領域
１７ Ｐ型ボディー領域
１８ トレンチ角部
【発明の属する技術分野】
本発明は、トレンチ構造を有する縦形ＭＯＳＦＥＴ、及びその製造方法に関する。
【０００２】
【従来の技術】
ディスクリートのパワートランジスタとして、近年はバイポーラトランジスタに替わり、駆動能力の向上と低コスト化が進んできたＭＯＳトランジスタが使われ出している。このパワーＭＯＳトランジスタについては基板に対して垂直方向に電流を流す構造となっているので縦形ＭＯＳトランジスタと呼ばれており、例えばアンペアクラスの大電流をコントロールする場合や、低消費電力化ならびに低オン抵抗を必要とされる場合のＩＣの外付けドライバーなどに多く用いられている。その中で図３のようなトレンチ構造を用いた縦形トレンチＤＭＯＳトランジスタは、図２のようなそれまでのプレーナタイプの縦形ＤＭＯＳトランジスタに比べて、寄生抵抗を増大させずにセルピッチを微細化できるという利点があるので、小型・低コスト・低オン抵抗を得ることができる構造として、主流になっている。
【０００３】
トレンチ構造を有する図３の構造は、ＮチャネルＭＯＳの例である。これはドレイン領域となる高濃度Ｎ型基板１上に低濃度のＮ型層２をエピタキシャル成長させた半導体基板を用意し、この半導体基板の表面からボディ領域と称するＰ型拡散領域２０を不純物注入及び１０００℃以上の高温熱処理で形成し、さらに表面からソース領域となる高濃度Ｎ型不純物領域２１と、ボディ領域の電位をオーミック・コンタクトにより電位固定させるための高濃度Ｐ型不純物領域２２が形成されている。
【０００４】
このソース領域となる高濃度Ｎ型不純物領域２１と高濃度Ｐ型不純物領域２２は図３では同電位とするため、接触するレイアウトとし、図示はしないが１つのコンタクトホールによって両方の領域のコンタクトをとることになる。そしてＰ型拡散領域２０と高濃度Ｎ型ソース領域２１を貫通して単結晶シリコンをエッチングしてシリコントレンチ２３を形成し、このシリコントレンチ２３内にゲート酸化膜４及び多結晶シリコンからなるゲート電極５を埋め込んでいる。
【０００５】
以上のような構造により、裏面側高濃度Ｎ型ドレイン領域１及び低濃度Ｎ型ドレイン領域２から、表面側高濃度Ｎ型ソース領域２１へ流れる電流を、トレンチ側壁のゲート酸化膜４を介して、トレンチ２３内に埋め込んだゲート電極５で制御する縦型ＭＯＳトランジスタとして機能させることができる。ＰチャネルＭＯＳの場合は、図３の拡散の導電型を逆にすることで作製することができる。
【０００６】
このような縦形ＭＯＳトランジスタは、例えば米国特許４７６７７２２などにその構造及び製造方法の概略が開示されている。
【０００７】
しかし、このような縦形ＭＯＳトランジスタの構造及び製造方法では以下のような問題点が存在する。
【０００８】
まず第１に、トレンチ２３の深さとボディ領域となるＰ型拡散領域２０の深さの関係が、この縦形ＭＯＳトランジスタの特性に非常に重要な影響を及ぼす。例えば、トレンチ２３の深さに対して、ボディ領域となるP型拡散領域２０の深さが深ければ、ゲート電極５によってゲート酸化膜４に接するボディ領域を反転させても、反転チャネル領域とＮ型低濃度ドレイン領域２との間に、なお反転していないＰ型のボディ領域となるP型拡散領域２０が存在するため、ドレイン・ソース間に電流を流すことができない。また、トレンチ２３の深さがボディ領域となるP型拡散領域２０よりも過剰に深い場合は、トランジスタとして動作させることは可能であるが、ゲート酸化膜４を介して、Ｎ型低濃度ドレイン領域２とゲート電極５がオーバーラップする面積が大きくなり、これによりゲート・ドレイン容量が大きくなる。そしてこの容量は高周波動作を阻害する。ここで、ボディ領域となるP型拡散領域２０は注入不純物を高温熱処理で拡散させて形成するが、高温熱処理条件のばらつきが少ないために、この拡散長のばらつきは小さい。
【０００９】
それに対して、トレンチ２３形成のためのシリコンエッチングは、エッチングを所望のエッチング深さで止める指標が無いため、エッチング深さを時間で制御することになる。しかしここで使われる異方性ドライエッチング装置は、エッチングレートが装置温度やガス流量・分布などの変化でばらつくので、トータルのエッチング量、すなわちトレンチ深さがばらつきやすい。そこで通常は、トレンチ２３の深さがエッチングばらつきにより浅くなってもトランジスタ動作できるように、このエッチング量を狙い値よりも多めに設定することになる。そのため、先に述べたようなゲート・ドレイン容量が余分に付加されてしまい、高周波動作を向上させる上で限界が生じてしまう。
【００１０】
２つめの問題点は、トレンチ２３内にゲート電極５となる多結晶シリコンをＣＶＤで埋め込んだ後、トレンチ内の多結晶シリコンを残して他の半導体基板表面の多結晶シリコンを除くために、多結晶シリコンのエッチバックを行うが、このエッチバック量が大きすぎると、トレンチ内の多結晶シリコンも幾分かがエッチングされ、ゲート電極５となる多結晶シリコンとソース領域となるＮ型高濃度領域２１の重なり部分が無くなり、閾値電圧が大幅に増大するか、もしくは最悪の場合トランジスタ動作をしなくなるということである。
【００１１】
この多結晶シリコンのエッチング終了時間は、基板表面の多結晶シリコンがエッチングされて下地が露出したときの、プラズマ中の発光の違いやエッチングガス内ラジカル量などを検出して、そこからオーバーエッチング量を調整して決める。このときの多結晶シリコンエッチング量は、先の検出方法を用いることで、トレンチ２３を形成するためのシリコンエッチングに比べて、ウェハー間、ロット間ばらつきが少なくできるが、ウェハー面内ばらつきは抑えることはできない。そこでウェハー面内で最もエッチング量が大きい場所でもＮ型高濃度ソース領域２１とゲート電極５となる多結晶シリコンがオーバーラップしてトランジスタ動作することを考慮して、多結晶シリコンオーバーエッチング量を決めることになる。そのためウェハー面内では、Ｎ型高濃度ソース領域２１とゲート電極５となる多結晶シリコンのオーバーラップ量にばらつきがでることになり、このゲート・ソース間オーバーラップ量が大きいサンプルは、ゲート・ソース間容量が大きくなるので、やはり高周波動作に支障をきたすことになる。
【００１２】
３つめの問題点は、ボディ領域となるP型拡散領域２０はＮ型のエピタキシャル層２の主表面からイオンを注入し、高温熱処理することで形成するので、Ｎ型高濃度領域２１側が最も高濃度で、ドレインに近づくにつれて低濃度になるような不純物プロファイルとなるが、N型高濃度領域２１の拡散ばらつきやボディ領域となるP型拡散領域２０の注入深さばらつきにより、ここでのピーク濃度がばらつきやすく、これにより閾値電圧がばらつきやすいということである。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１導電型の高濃度層と、高濃度層の上に第１導電型で高濃度層よりも薄い濃度のエピタキシャル層とを有する半導体基板と、
半導体基板の主表面から第１導電型の高濃度層に向かって、第１導電型の高濃度層まで達しない深さで形成された凹部と、
凹部内側の側面及び底面を覆う絶縁膜と、
絶縁膜に接し、凹部内に埋め込まれた多結晶シリコンからなるゲート電極と、凹部の外側であって凹部に接し半導体基板の表面に形成された第１導電型のソース領域と、
凹部に接し高濃度ソース領域を囲むように形成し、凹部の底部と同じ深さまで形成された第２導電型のボディ領域と、
半導体基板裏面の第1導電型の高濃度層に接続されたドレイン電極とを有することを特徴とする縦形ＭＯＳトランジスタとした。
【００１４】
また先のボディ領域においてソース領域から第1導電型のエピタキシャル層にかけての深さ方向の不純物濃度分布が一定であることを特徴とする縦形MOSトランジスタとした。
【００１５】
また先のボディ領域の、凹部に接しソース領域から第1導電型のエピタキシャル層にかけての領域の平面的な幅が０．５μｍ以下であることを特徴とする縦形MOSトランジスタとした。
【００１６】
また先の絶縁膜に接し、凹部内の途中の深さまで埋め込まれた多結晶シリコンからなるゲート電極と、
凹部の外側であって、凹部に接し多結晶シリコンとは絶縁膜を介して重なり部分をもたないように半導体基板の主表面に形成された第１導電型の高濃度ソース領域と、
凹部に接し高濃度ソース領域の下から、多結晶シリコンの上端まで形成された高濃度ソース領域よりも低濃度である第１導電型の低濃度ソース領域とを有することを特徴とする縦形ＭＯＳトランジスタとした。
【００１７】
また第１導電型の高濃度層と、高濃度層の上に第１導電型で高濃度層よりも薄い濃度のエピタキシャル層とを有する半導体基板と、
半導体基板の主表面から第１導電型の高濃度層に向かって、第１導電型の高濃度層まで達しない深さで形成された凹部と、
凹部内側の側面及び底面を覆う絶縁膜と、
絶縁膜に接し、凹部内の途中の深さまで埋め込まれた多結晶シリコンからなるゲート電極と、
凹部の外側であって、凹部に接し多結晶シリコンとは絶縁膜を介して重なり部分をもたないように半導体基板の主表面に形成された第１導電型の高濃度ソース領域と、
凹部に接し高濃度ソース領域の下から、多結晶シリコンの上端まで形成された高濃度ソース領域よりも低濃度である第１導電型の低濃度ソース領域と、
凹部に接し高濃度ソース領域及び低濃度ソース領域を囲むように形成する第２導電型のボディ領域と、
半導体基板裏面の第1導電型の高濃度層に接続されたドレイン電極とを有することを特徴とする縦形ＭＯＳトランジスタとした。
【００１８】
また先の凹部内の多結晶シリコンが、半導体基板主表面から０．５から０．８μｍの深さまで埋め込まれていることを特徴とする縦形ＭＯＳトランジスタとした。
【００１９】
また第１導電型の低濃度ソース領域と多結晶シリコンとの絶縁膜を介した深さ方向における重なりが、０．１μｍ以下であることを特徴とする縦形ＭＯＳトランジスタとした。
【００２０】
また第１導電型の低濃度ソース領域の濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3であって、第２導電型のボディ領域の濃度が２ｅ１６／ｃｍ3から５ｅ１７／ｃｍ3の間の濃度であることを特徴とする縦形ＭＯＳトランジスタとした。
【００２１】
第１導電型の半導体基板の主表面に酸化膜を形成する工程と、
また、酸化膜上に多結晶シリコンを堆積する工程と、
多結晶シリコン及び酸化膜をパターニングして半導体基板の主表面を露出させる工程と、
異方性ドライエッチング法により多結晶シリコンとともに露出した半導体基板をエッチングしてトレンチを形成する工程と、
トレンチ内側にゲート絶縁膜を形成する工程と、
トレンチ深さ及びトレンチ幅によって可変する照射角度でイオン注入法により第２導電型のボディ領域を形成する工程と、
トレンチ内に多結晶シリコンを埋め込む工程と、
多結晶シリコンをエッチバックしてトレンチ内にゲート電極を形成する工程と、
垂直方向から３０°以上傾けた照射角度でイオン注入法により第１導電型の低濃度ソース領域を形成する工程と、
垂直方向から７°以下に傾けた照射角度でイオン注入法により第１導電型の高濃度ソース領域を形成する工程とを有することを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２２】
また先のトレンチの平面パターニングを形成する積層膜が、半導体基板主表面から順番に酸化膜・シリコン窒化膜であることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２３】
また先のトレンチの平面パターニングを形成する積層膜が、半導体基板主表面から順番に酸化膜・フォトレジストであることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２４】
また先のトレンチを形成するためのエッチング装置と、ゲート電極形成のために多結晶シリコンをエッチバックするためのエッチング装置を、同一装置とすることを特徴とする縦形ＭＯＳトランジスタの製造方法とした。
【００２５】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて説明する。
【００２６】
図１は本発明のＮチャネル縦形ＭＯＳトランジスタの主要断面図である。
【００２７】
本発明の特徴を明らかにするために、図４に示す本発明によるＮチャネル縦形ＭＯＳトランジスタの製造方法をもとに説明する。まずＡｓまたはＳＢが、抵抗率にして０．００１Ω・ｃｍから０．０１Ω・ｃｍになるまでドープされたＮ型高濃度基板１上に、２ｅ１４／ｃｍ3から４ｅ１６／ｃｍ3の濃度のＰをドープした数μｍから数１０μｍの厚さのＮ型低濃度エピタキシャル層２を有する面方位１００の半導体基板を用意する（図４（ａ））。このＮ型エピタキシャル層の厚さは必要とされるドレイン・ソース間の耐圧によって変わる。
【００２８】
次に、この縦形ＭＯＳトランジスタの、後にボディとなる領域でありかつチャネルとならない領域を高濃度にするためにＢを注入し、その後熱処理することにより、１ｅ１８／ｃｍ3から４ｅ１９／ｃｍ3の濃度で、数μｍから１０数μｍまでの深さのＰ型高濃度拡散領域８を形成する。この領域を形成することにより、縦方向寄生ＮＰＮバイポーラ動作や縦方向パンチスルーを抑制する効果を得ることができる。そして図示しないが、能動領域以外の領域にＬＯＣＯＳを形成し、その後、能動領域にシリコントレンチを形成するために、トレンチを形成する部分の単結晶シリコンを露出させる（図４（ｂ））。このとき、本発明では単結晶シリコンをエッチングするためのマスク材として、単結晶シリコン上に１００Åから２０００Åの熱酸化膜またはＣＶＤ酸化膜１３を堆積し、その上に本発明では、不純物を含まない多結晶シリコン１４をＣＶＤで堆積している。
【００２９】
この状態からＲＩＥなどによる異方性エッチング法でトレンチエッチングを行う。このときN型低濃度領域２のシリコンがエッチングされ、トレンチ３が形成されるのと同時に、酸化膜１３上の多結晶シリコン膜１４もエッチングされる（図４（ｃ））。ここで、仮に多結晶シリコン膜１４と単結晶シリコンのエッチングレートが同じであるとすると、多結晶シリコン膜１４のＣＶＤ堆積膜厚を単結晶シリコンのエッチング深さと同じ厚さに設定すれば、単結晶シリコンの所望深さのエッチングの完了と同時に、多結晶シリコン膜１４のエッチングも完了し、このエッチング終了時間を多結晶シリコン膜14の下の酸化膜１３のプラズマ発光検出やエッチングガス内ラジカル量変化の検出などにより知ることができる。
【００３０】
一般には、多結晶シリコン膜１４のエッチングレートは、多結晶シリコンの膜質や、装置・エッチング条件にもよるが、単結晶シリコンのエッチングレートの１．２倍から２．４倍であるので、このエッチングレートの違いを考慮して多結晶シリコン膜１４の堆積膜厚を単結晶シリコンエッチング量より厚く設定しておくことにより、所望のトレンチ深さを少ないばらつきで安定して得ることができる。
【００３１】
また、仮に多結晶シリコン膜１４の膜厚を、等価的な単結晶シリコンエッチング深さに合わせなくても、多結晶シリコン膜１４のエッチング時間からオーバーエッチングを所定量かけることで、所望のトレンチ深さを得ることができる。つまり、ＣＶＤ装置の過剰な負荷となるような厚膜の多結晶シリコンを堆積しなくても、安定した深さのシリコントレンチ３を得ることができる。
【００３２】
この例では、酸化膜１３上に多結晶シリコン膜１４を堆積して、単結晶シリコンのエッチストップの指標としたが、多結晶シリコン膜１４の代わりに、フォトレジストやシリコン窒化膜など、ＲＩＥによる異方性エッチングで安定したエッチングレートをもつ膜及びエッチング条件であれば、やはり単結晶シリコンのエッチストップの指標として用いることができる。
【００３３】
次に、高温犠牲酸化や、等方性ドライエッチングなど、よく知られた方法によりトレンチ角部１８を丸め、その後トレンチ側壁及び底面にゲート酸化膜４を形成する。
【００３４】
この後、本発明特有のボディ領域形成のための不純物注入を行う。まずこの不純物注入は、ＢなどのＰ型の不純物を、垂直方向に対して故意に傾けた照射角度で、トレンチ３内のゲート酸化膜４の側壁３ａ越しに、チャネルとなる領域に入り、底面の低濃度ドレインとなる領域３ｂには入らないように、イオン注入を行う（図４（ｄ））。このときの照射角度はトレンチ３の平面的な幅と深さによって決められる。例えば幅１μｍ、深さ２μｍの場合は垂直方向に対して、３０°以上傾けて注入する。望ましくは後に続く高温熱処理による拡散の伸びを考慮して３５°から４５°の間であればよい。注入エネルギーは、ゲート酸化膜厚と傾斜角度からトレンチ側壁３ａのシリコン内に十分注入されるように選ぶ。
【００３５】
その後、このＢを高温熱処理により拡散させる。このときの拡散は、１０００℃以上の窒素雰囲気で、トレンチ側壁３ａに注入されたＢが先の工程で形成したＰ型高濃度拡散領域８に接触する程度まで行う。最終的に、トレンチ側壁３ａのボディ領域１７（チャネル領域１５）のＢ濃度は２ｅ１６／ｃｍ3から５ｅ１７／ｃｍ3となるように不純物注入量を調節する。この方法を用いると、トレンチ側壁をマージン無く全てチャネル領域とすることができ、従来方法のようにトレンチ深さばらつきを考慮してある程度チャネル領域に対してマージンを持たせてトレンチを深く形成する必要が無くなり、その結果ゲート・ドレインオーバーラップ容量を従来方法より低減することができる。また本発明の方法により、トレンチ側壁のチャネル領域１５にはソースからドレイン方向に均一にＢが分布することになる。
【００３６】
次に、トレンチ幅を考慮してトレンチ内に充分充填されるように膜厚を選びながら、多結晶シリコン膜１６をＣＶＤにより堆積し、この多結晶シリコン膜１６内に熱拡散法により１ｅ２０／ｃｍ3以上の高濃度となるように不純物、例えばＰを注入する（図５（ａ））。
【００３７】
次に、エッチバック法によりこの多結晶シリコン膜１６を、トレンチ形成のために用いたＲＩＥ装置でエッチングする。エッチング終了時間は、多結晶シリコン膜１６の下地の酸化膜１３のプラズマ発光やエッチングガス内ラジカル量変化などで検出できるが、本発明では検出後のオーバーエッチングを大きくし、トレンチ内において多結晶シリコン膜１６を半導体基板表面から０．５μｍから０．８μｍまで深くエッチングするようにする。このときトレンチ内に残された多結晶シリコン膜１６が本発明の縦形ＭＯＳトランジスタのゲート電極５となる。
【００３８】
その後、ＰやＡｓなどのＮ型不純物を、表面濃度が５ｅ１７／ｃｍ3から４ｅ１８／ｃｍ3までの、後に形成する高濃度ソース領域に対して比較的低濃度となるように、垂直方向に対して故意に傾けた照射角度でイオン注入する。望ましくはこの角度は垂直方向から３０°から６０°といった装置的な限界角度まで傾斜させる。そうすることにより、トレンチ側壁上部３ｃの、多結晶シリコンとオーバーラップしないトレンチ側壁をＮ型化させることができる（図５（ｂ））。
【００３９】
このような方法をとることにより、本発明の縦形ＭＯＳトランジスタのチャネル長は、トレンチ底部からトレンチ側壁上部の低濃度Ｎ型領域６までの距離として決まる。つまり、従来のチャネル長はボディ領域とソース領域の二重拡散形成の際の深さ方向拡散量の差で決まるのに対し、本発明は、トレンチや多結晶シリコンなどのドライエッチング量で制御される。
【００４０】
従来の方法では、この低濃度Ｎ型領域６を設けておらず、ソース領域としてはＮ型高濃度ソース領域のみが存在し、またゲート電極となる多結晶シリコンのトレンチ内上部は半導体基板表面とほぼ同じ位置になる。この場合、多結晶シリコンのオーバーエッチングやそのばらつきにより高濃度Ｎ型ソース領域と多結晶シリコンの重なりがなくならないようにするために、０．２μｍから０．４μｍのオーバーラップを故意に形成していた。そしてこれがゲート・ソース間容量として働き、高周波動作を阻害していた。
【００４１】
本発明では多結晶シリコン膜１６のエッチング量が変わっても、常にその多結晶シリコン膜１６上面のトレンチ内位置に合わせて低濃度Ｎ型不純物領域６を形成するので、ゲート電極が低濃度Ｎ型領域６から離れることはない。またこの低濃度N型不純物領域６の形成のためのイオン注入角度が高角度であり、さらに不純物濃度が後に形成するＮ型高濃度ソース領域より低濃度であるので、イオン注入直後やその後の熱処理プロセスによるゲートとソースの重なりを０．１ｕｍ以下まで抑えることが可能である。そのためゲート・ソース間容量を小さく抑えることができ、高周波特性を従来より向上させることができる。
【００４２】
また、トレンチ形成のための単結晶シリコンエッチング装置とゲート電極形成のための多結晶シリコンエッチング装置を同一としているので、仮にこの装置によるエッチング量にウェハー面内ばらつきがあったとしても、チャネル長として決まるトレンチ深さとゲート電極上端の深さの差においてはこのばらつきが相殺されるので、チャネル長のウェハー面内ばらつきを抑えることができる。
【００４３】
この後に従来のＭＯＳプロセスと同様に、ソース領域形成のためにＮ型不純物として主としてＡｓを垂直方向から７°以下の照射角度に傾斜させて１ｅ２０／ｃｍ3以上の高濃度で注入する。照射角度は１°から７°程度である。本発明ではこの高濃度Ｎ＋領域７のN型エピタキシャル層２における深さはゲート電極５となる多結晶シリコンの上面の深さまでは達しない。ついでボディ領域１７から低抵抗でオーミックコンタクトをとるためのＰ型不純物、例えばＢＦ2を垂直方向から７°以下の照射角度に傾斜させて１ｅ２０／ｃｍ3以上の高濃度で注入してP型高濃度ボディコンタクト領域９を形成する（図５（ｃ））。但し、図４（ｂ）で形成したP型高濃度拡散領域８がオーミックコンタクトを得られ、かつ十分低抵抗であれば、この工程は削除してかまわない。
【００４４】
その後は図示しないが、従来の半導体プロセスと同様に、中間絶縁膜１０の形成、コンタクトホール形成、金属電極１１の形成、保護膜１２の形成とそのパターニングを経て縦形ＭＯＳトランジスタの主要部を完成させ、最終的に本発明の断面構造は図１のようになる。今まで述べたように、本発明の特徴は以下のようになる。
【００４５】
まず１つめは、多結晶シリコンとＮ型低濃度領域のオーバーラップ量が少ないために、ゲート・ソース間容量が従来方法よりも少ない。また、ボディ領域のイオン注入をトレンチ内に、トレンチ深さに合わせて傾斜注入により行っているので、ゲート・ドレイン間容量も従来方法よりも少ない。これにより、従来より高周波の領域まで動作させることができる。
【００４６】
２つめに本発明のボディ領域形成方法では、ボディ領域内のチャネルとなる領域の不純物濃度分布がソース領域からドレイン領域にかけて一定となるのでボディ領域形成のためのイオン注入量による閾値電圧の制御が容易である。またゲートとなるトレンチ内の多結晶シリコン膜のエッチング量やソースの高濃度不純物拡散量などのプロセスばらつきに対して閾値電圧は影響を受けない。
【００４７】
３つめに、チャネル長は、トレンチ深さ及びゲート電極に用いる多結晶シリコンのエッチング量で決まるが、エッチングマスクの酸化膜のプラズマ発光時間やエッチングガス内ラジカル量変化時間などをもとに決めるので、精度よくチャネル長を制御できる。さらにトレンチエッチング及びゲート電極に用いる多結晶シリコンのエッチングを同一装置で行うことにより、エッチングの面内ばらつきを相殺することができるので、チャネル長のウェハー面内ばらつきも少ない。
【００４８】
なお、本発明の別の実施例として図６のようにすると更に効果的である。ここではP型高濃度拡散領域８をＮ型エピタキシャル層２主表面から浅く形成し、P型ボディ領域１７もまたゲート酸化膜側壁３ａから浅く形成している。このP型ボディ領域の平面方向の幅は、ゲート酸化膜側壁３ａから０．５μｍ以内であることが望ましい。このような構成とすると、N型エピタキシャル層とP型ボディ領域との境界に形成される空乏層がゲート直下のP型ボディ領域における空乏層と接触することで、ゲート電極下のボディ容量が低減し、サブスレッショルド特性が向上する。このために従来より低電圧動作が可能になる。
【００４９】
【発明の効果】
本発明によれば、ボディ領域及びソース領域に、傾斜イオン注入による不純物形成を行う製造方法を採用することにより、縦形MOSトランジスタの寄生容量を低減させることができ、高周波特性を向上させることができる。
【００５０】
また、チャネルの濃度プロファイルを改善するために、傾斜イオン注入による不純物形成を行う製造方法を採用することにより、閾値電圧の制御性が向上し、ばらつきの少ない安定した特性を得ることができる。
【００５１】
また、ボディ領域を浅く形成することにより、サブスレッショルド特性を向上させることができ、低電圧動作が可能となる。
【００５２】
また、トレンチ形成のためのマスクにおいて安定したエッチングレートをもつ材料を併用することと、トレンチ形成のための装置と多結晶シリコンのエッチングのための装置を共通化する製造方法を採用することにより、プロセスばらつきを低減することができる。
【図面の簡単な説明】
【図１】本発明の縦形ＭＯＳトランジスタの模式断面図である。
【図２】従来の縦形ＭＯＳトランジスタの模式断面図である。
【図３】従来のトレンチ構造を有する縦形ＭＯＳトランジスタの模式断面図である。
【図４】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図５】本発明の縦形ＭＯＳトランジスタの製造方法を示す模式工程断面図である。
【図６】本発明の別の実施形態の縦形ＭＯＳトランジスタの模式断面図である。
【符号の説明】
１ Ｎ型高濃度基板
２ Ｎ型エピタキシャル層
３ トレンチ
４ ゲート酸化膜
５ ゲート電極
６ Ｎ型低濃度ソース領域
７ Ｎ型高濃度ソース領域
８ Ｐ型高濃度拡散領域
９ Ｐ型高濃度ボディコンタクト領域
１０ 中間絶縁膜
１１ 金属電極
１２ パッシベーション膜
１３ 酸化膜
１４，１６ 多結晶シリコン
１５ チャネル領域
１７ Ｐ型ボディー領域
１８ トレンチ角部
Claims (6)
- 第１導電型の半導体基板の主表面に酸化膜を形成する工程と、
前記酸化膜上に多結晶シリコンを堆積する工程と、
前記多結晶シリコン及び前記酸化膜をパターニングして前記半導体基板の主表面を露出させる工程と、
異方性ドライエッチング法により前記多結晶シリコンとともに露出した半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチ内側にゲート絶縁膜を形成する工程と、
前記トレンチ内の前記ゲート絶縁膜の側壁越しにチャネルとなる領域に入り、底面の低濃度ドレインとなる領域には入らないように、そして、後に行う熱処理により前記トレンチの底部と同じ深さとなるように、垂直方向に対して傾けた照射角度で、前記トレンチ内に、第２導電型の不純物イオンをイオン注入しボディ領域を形成する工程と、
前記トレンチ内に多結晶シリコンを埋め込む工程と、
前記多結晶シリコンをエッチバックして前記トレンチ内にゲート電極を形成する工程と、
前記半導体基板の垂直方向から３０°以上傾けた照射角度でイオン注入法により、前記ゲート電極上面のトレンチ内位置に合わせて、第１導電型の低濃度ソース領域を形成する工程と、
前記半導体基板の垂直方向から７°以下に傾けた照射角度でイオン注入法により、前記ゲート電極上面のトレンチ内位置まで達しないように、第１導電型の高濃度ソース領域を形成する工程と、
を有することを特徴とする縦形ＭＯＳトランジスタの製造方法。 - 前記第１導電型の低濃度ソース領域を前記半導体基板の垂直方向から３０°から６０°傾けた照射角度でイオン注入法により形成する請求項１記載の縦型ＭＯＳトランジスタの製造方法。
- 前記第１導電型の高濃度ソース領域を前記半導体基板の垂直方向から１°から７°傾けた照射角度でイオン注入法により形成する請求項１記載の縦型ＭＯＳトランジスタの製造方法。
- 前記トレンチの平面パターニングを形成する積層膜が、半導体基板主表面から順番に酸化膜・シリコン窒化膜であることを特徴とする請求項１記載の縦形ＭＯＳトランジスタの製造方法。
- 前記トレンチの平面パターニングを形成する積層膜が、半導体基板主表面から順番に酸化膜・フォトレジストであることを特徴とする請求項１記載の縦形ＭＯＳトランジスタの製造方法。
- 前記トレンチを形成するためのエッチング装置と、前記ゲート電極形成のために多結晶シリコンをエッチバックするためのエッチング装置を、同一装置とすることを特徴とする請求項１記載の縦形ＭＯＳトランジスタの製造方法。
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