JP3281847B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にトレンチ構造を有する縦型のMOSFETの製
造方法に関する。
法に係り、特にトレンチ構造を有する縦型のMOSFETの製
造方法に関する。
【０００２】
【従来の技術】最近の縦型MOSFETにおいては、構造的に
低オン抵抗特性が得やすいことから、トレンチ溝内にゲ
ート電極を埋め込んだ構造のいわゆるトレンチ型が注目
されている。このようなトレンチ型構造を有する縦型MO
SFETは、例えば特開平４−１４６６７４号公報、特開平
５−３３５５８２号公報などにその構造及び製造工程の
概略が開示されている。
低オン抵抗特性が得やすいことから、トレンチ溝内にゲ
ート電極を埋め込んだ構造のいわゆるトレンチ型が注目
されている。このようなトレンチ型構造を有する縦型MO
SFETは、例えば特開平４−１４６６７４号公報、特開平
５−３３５５８２号公報などにその構造及び製造工程の
概略が開示されている。
【０００３】このような縦型MOSFETの構造の一例を、図
１０を参照して説明する。表面にｐ−型チャネル層１２
を有し、その下部にｎ−型ドレイン層１１ａ、ｎ＋型ド
レイン層１１ｂとを有する半導体基板に、多数のトレン
チ溝１３がｐ−型チャネル層１２を超えてｎ−型ドレイ
ン層１１ａに達する深さに形成されている。そのトレン
チ溝１３の表面にはゲート酸化膜１４が形成され、更に
その内部は多結晶シリコン等からなるゲート電極１５が
埋設されている。そしてチャネル層１２の表面には隣接
するトレンチ溝１３の略中間にｐ＋型のボディ層１７が
配設されている。そしてボディ層１７とトレンチ溝１３
とにそれぞれ隣接してｎ＋＋型のソース層１６が設けら
れている。ゲート電極１５上には絶縁層１８が配設さ
れ、セル領域の全面にアルミ等の金属電極１９が設けら
れ、この絶縁層１８がゲート電極１５と金属電極１９と
を絶縁分離している。そして、金属電極１９がソース層
１６とボディ層１７とにオーミック接触するように構成
されている。
１０を参照して説明する。表面にｐ−型チャネル層１２
を有し、その下部にｎ−型ドレイン層１１ａ、ｎ＋型ド
レイン層１１ｂとを有する半導体基板に、多数のトレン
チ溝１３がｐ−型チャネル層１２を超えてｎ−型ドレイ
ン層１１ａに達する深さに形成されている。そのトレン
チ溝１３の表面にはゲート酸化膜１４が形成され、更に
その内部は多結晶シリコン等からなるゲート電極１５が
埋設されている。そしてチャネル層１２の表面には隣接
するトレンチ溝１３の略中間にｐ＋型のボディ層１７が
配設されている。そしてボディ層１７とトレンチ溝１３
とにそれぞれ隣接してｎ＋＋型のソース層１６が設けら
れている。ゲート電極１５上には絶縁層１８が配設さ
れ、セル領域の全面にアルミ等の金属電極１９が設けら
れ、この絶縁層１８がゲート電極１５と金属電極１９と
を絶縁分離している。そして、金属電極１９がソース層
１６とボディ層１７とにオーミック接触するように構成
されている。
【０００４】係る構造の縦型MOSFETにおいては、ｎ型半
導体基板のドレイン層１１ａ，１１ｂとｎ＋＋型のソー
ス層１６との間に、ゲート電極１５に所定の閾値以上の
電圧を与えることでｐ−型のチャネル層１２内のトレン
チ溝に沿ってｎ型の反転層が形成され、電流路が形成さ
れる。これにより縦型MOSFETのソース・ドレイン間がオ
ン状態となり、ゲート電極１５の電圧を閾値以下とする
ことで、チャネル層１２のｎ型の反転層がなくなり、縦
型MOSFETのソース・ドレイン間がオフ状態となる。係る
縦型MOFSETによれば、トレンチ溝１３に沿って縦型の電
流路が形成されることから、プレーナ型の縦型MOSFETと
比較して、電流路の面積が格段に拡大され、そのオン抵
抗を小さくすることができるという利点が生じる。
導体基板のドレイン層１１ａ，１１ｂとｎ＋＋型のソー
ス層１６との間に、ゲート電極１５に所定の閾値以上の
電圧を与えることでｐ−型のチャネル層１２内のトレン
チ溝に沿ってｎ型の反転層が形成され、電流路が形成さ
れる。これにより縦型MOSFETのソース・ドレイン間がオ
ン状態となり、ゲート電極１５の電圧を閾値以下とする
ことで、チャネル層１２のｎ型の反転層がなくなり、縦
型MOSFETのソース・ドレイン間がオフ状態となる。係る
縦型MOFSETによれば、トレンチ溝１３に沿って縦型の電
流路が形成されることから、プレーナ型の縦型MOSFETと
比較して、電流路の面積が格段に拡大され、そのオン抵
抗を小さくすることができるという利点が生じる。
【０００５】次に、係る従来の縦型MOSFETの製造方法の
概略について説明する。まず表面にｎ−層１１ａを有す
るｎ＋型の半導体基板１１ｂを準備し、そのセル領域と
なる部分の表面にｐ−型のチャネル層１２を、例えばイ
オン注入等により形成する。そして次にｐ＋型のボディ
層１７及びｎ＋＋型のソース層１６を、同様に例えばイ
オン注入等により形成する。そして次にソース層１６の
略中央部分を貫通するように、チャネル層１２からドレ
イン層１１ａの深さに達するトレンチ溝１３を形成す
る。
概略について説明する。まず表面にｎ−層１１ａを有す
るｎ＋型の半導体基板１１ｂを準備し、そのセル領域と
なる部分の表面にｐ−型のチャネル層１２を、例えばイ
オン注入等により形成する。そして次にｐ＋型のボディ
層１７及びｎ＋＋型のソース層１６を、同様に例えばイ
オン注入等により形成する。そして次にソース層１６の
略中央部分を貫通するように、チャネル層１２からドレ
イン層１１ａの深さに達するトレンチ溝１３を形成す
る。
【０００６】そしてトレンチ溝１３の内部にゲート酸化
膜を形成し、多結晶シリコン膜を全面に被着して、エッ
チバックすることによりトレンチ溝に埋設したゲート電
極１５を形成する。そして絶縁膜１８を被着し、ホトリ
ソグラフィによりソース層１６及びボディ層１７の上部
の絶縁膜を開口し、アルミ等の金属膜を被着し、ホトリ
ソグラフィにより金属電極１９をセル領域の全面に形成
する。更にｎ＋型ドレイン層１１ｂの半導体基板の裏面
に裏張りの金属電極を設け、縦型MOFSETの主要な構造が
完成する。
膜を形成し、多結晶シリコン膜を全面に被着して、エッ
チバックすることによりトレンチ溝に埋設したゲート電
極１５を形成する。そして絶縁膜１８を被着し、ホトリ
ソグラフィによりソース層１６及びボディ層１７の上部
の絶縁膜を開口し、アルミ等の金属膜を被着し、ホトリ
ソグラフィにより金属電極１９をセル領域の全面に形成
する。更にｎ＋型ドレイン層１１ｂの半導体基板の裏面
に裏張りの金属電極を設け、縦型MOFSETの主要な構造が
完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、係る従
来の縦型MOFSETの製造方法は、以下に述べる問題点があ
る。第一に、ｎ＋＋型のソース層１６を形成してからト
レンチ溝１３を形成し、その後トレンチ溝形成に伴う結
晶欠陥層等を酸化膜の形成及び除去により処理するため
のダミー酸化のための熱処理、ゲート酸化膜の形成のた
めの熱処理、CVD等によるゲート電極１５の形成のため
の熱処理等の、各種の熱処理が必要である。このためこ
れらの熱処理により、ｎ＋＋型のソース層１６が再拡散
し、ドレイン層１１ａとの間にショートチャネル状態と
なり、ソース・ドレイン間のリーク電流が大きくなると
いう問題がある。
来の縦型MOFSETの製造方法は、以下に述べる問題点があ
る。第一に、ｎ＋＋型のソース層１６を形成してからト
レンチ溝１３を形成し、その後トレンチ溝形成に伴う結
晶欠陥層等を酸化膜の形成及び除去により処理するため
のダミー酸化のための熱処理、ゲート酸化膜の形成のた
めの熱処理、CVD等によるゲート電極１５の形成のため
の熱処理等の、各種の熱処理が必要である。このためこ
れらの熱処理により、ｎ＋＋型のソース層１６が再拡散
し、ドレイン層１１ａとの間にショートチャネル状態と
なり、ソース・ドレイン間のリーク電流が大きくなると
いう問題がある。
【０００８】また第二に、ｎ＋＋型のソース層１６を形
成後にトレンチ溝１３を形成し、そのトレンチ溝の内部
にゲート電極１５をエッチバックにより埋設することか
ら、多結晶シリコン膜からなるゲート電極がソース層１
６の拡散深さに対して深くエッチバックされたときに、
ゲート電極１５の上端がソース層１６の下端から離れて
しまい、重なる部分が無くなるという問題が生じる。こ
れにより縦型MOSFETの閾値が高くなり、製造歩留まりが
低下する等の問題が生じる。
成後にトレンチ溝１３を形成し、そのトレンチ溝の内部
にゲート電極１５をエッチバックにより埋設することか
ら、多結晶シリコン膜からなるゲート電極がソース層１
６の拡散深さに対して深くエッチバックされたときに、
ゲート電極１５の上端がソース層１６の下端から離れて
しまい、重なる部分が無くなるという問題が生じる。こ
れにより縦型MOSFETの閾値が高くなり、製造歩留まりが
低下する等の問題が生じる。
【０００９】第３に、斯かるトランジスタのしきい値Ｖ
ｔは主としてチャネル領域１２の不純物濃度によって制
御するのであるが、これが縦方向に不純物濃度勾配を持
つことから工程変動によって変動しやすいという欠点が
あった。その為、変動した場合でも即対応できるような
制御が望まれる。本発明は上述した事情に鑑みて為され
たもので、安定したプロセス処理が可能となり、低オン
抵抗化、低入力容量化が達成できると共に、しきい値の
制御・変更が容易な縦型MOSFET等の半導体装置の製造方
法を提供することを目的とする。
ｔは主としてチャネル領域１２の不純物濃度によって制
御するのであるが、これが縦方向に不純物濃度勾配を持
つことから工程変動によって変動しやすいという欠点が
あった。その為、変動した場合でも即対応できるような
制御が望まれる。本発明は上述した事情に鑑みて為され
たもので、安定したプロセス処理が可能となり、低オン
抵抗化、低入力容量化が達成できると共に、しきい値の
制御・変更が容易な縦型MOSFET等の半導体装置の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面にチャネル層を形成し、前
記半導体基板の表面から前記チャネル層よりも深い複数
のトレンチ溝を形成し、前記トレンチ溝内にゲート電極
を形成し、前記複数のトレンチ溝間にボディ層と前記ト
レンチ溝に隣接してソース層とを形成することを特徴と
する。そして、チャネル領域の拡散深さとゲート電極の
エッチバック量を制御することによりゲート長を変更し
て、しきい値の制御を行えるようにしたことを特徴とす
る。
造方法は、半導体基板の表面にチャネル層を形成し、前
記半導体基板の表面から前記チャネル層よりも深い複数
のトレンチ溝を形成し、前記トレンチ溝内にゲート電極
を形成し、前記複数のトレンチ溝間にボディ層と前記ト
レンチ溝に隣接してソース層とを形成することを特徴と
する。そして、チャネル領域の拡散深さとゲート電極の
エッチバック量を制御することによりゲート長を変更し
て、しきい値の制御を行えるようにしたことを特徴とす
る。
【００１１】また、前記ボディ層とソース層との形成
は、まずソース層を前記基板のセル部分の全面に形成
し、該全面に形成したソース層上にボディ層となる部分
に開口を有するレジストマスク層を形成し、該開口より
前記ソース層をエッチングして選択的に除去し、更に該
開口より不純物を注入してボディ層を形成することを特
徴とする。
は、まずソース層を前記基板のセル部分の全面に形成
し、該全面に形成したソース層上にボディ層となる部分
に開口を有するレジストマスク層を形成し、該開口より
前記ソース層をエッチングして選択的に除去し、更に該
開口より不純物を注入してボディ層を形成することを特
徴とする。
【００１２】上述した請求項１に記載の本発明によれ
ば、半導体基板の表面にトレンチ溝を形成し、該トレン
チ溝内にゲート電極を埋設し、その後半導体基板の表面
にボディ層及びソース層を形成することから、ソース層
をゲート電極に対してセルフアラインでトレンチ溝内の
ゲート電極上端部と重なるように形成することができ
る。そして、ソース層の形成後には、高温の熱処理工程
が必要ないことから、従来技術のようなソース層の再拡
散によるショートチャネル効果等を引き起こすことな
く、ソース・ドレイン間のリーク電流の発生を防止する
ことができる。又、ゲート電極の形成後にソース層を該
ゲート電極に対してセルフアラインで形成することか
ら、ゲート電極が深くエッチバックされた場合にも、ト
レンチ溝側壁のゲート電極上端の位置に対してソース層
の下端位置が重なるように位置合わせされて形成され
る。係るトレンチ溝側壁のソース層のセルフアラインに
よる形成により、ゲート電極上端がソース層下端から離
れることにより閾値が高くなるという問題が防止され、
これに伴う製造歩留まりの低下等を防止することができ
る。更に、ゲート電極とソース領域とのセルフアライン
が可能であると同時に、ゲート電極のエッチバック量に
よってチャネル長ＷＬを可変可能になる。従って、工程
変動があった場合でも前記ゲート長を微調整することに
より、所望のしきい値に制御することが可能になる。
ば、半導体基板の表面にトレンチ溝を形成し、該トレン
チ溝内にゲート電極を埋設し、その後半導体基板の表面
にボディ層及びソース層を形成することから、ソース層
をゲート電極に対してセルフアラインでトレンチ溝内の
ゲート電極上端部と重なるように形成することができ
る。そして、ソース層の形成後には、高温の熱処理工程
が必要ないことから、従来技術のようなソース層の再拡
散によるショートチャネル効果等を引き起こすことな
く、ソース・ドレイン間のリーク電流の発生を防止する
ことができる。又、ゲート電極の形成後にソース層を該
ゲート電極に対してセルフアラインで形成することか
ら、ゲート電極が深くエッチバックされた場合にも、ト
レンチ溝側壁のゲート電極上端の位置に対してソース層
の下端位置が重なるように位置合わせされて形成され
る。係るトレンチ溝側壁のソース層のセルフアラインに
よる形成により、ゲート電極上端がソース層下端から離
れることにより閾値が高くなるという問題が防止され、
これに伴う製造歩留まりの低下等を防止することができ
る。更に、ゲート電極とソース領域とのセルフアライン
が可能であると同時に、ゲート電極のエッチバック量に
よってチャネル長ＷＬを可変可能になる。従って、工程
変動があった場合でも前記ゲート長を微調整することに
より、所望のしきい値に制御することが可能になる。
【００１３】又、請求項３に記載の本発明によれば、ソ
ース層形成のためのホトリソグラフィの工程が不要とな
り、これにより工程の簡素化を図ることができる。
ース層形成のためのホトリソグラフィの工程が不要とな
り、これにより工程の簡素化を図ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図９を参照して説明する。まず、従来の技
術と同様に表面にドレイン層となるｎ−層１１ａを有す
る面方位１００のｎ＋型の半導体基板１１ｂを用意す
る。そしてその基板表面に酸化膜層を形成する。次に、
ガードリング形成のためのレジストマスクパターンを形
成し、ｐ型不純物をイオン注入することで、チップの周
辺部にガードリング層を形成する。次にガードリングの
更にチップの外周にアニュラ層を形成する。これはホト
リソグラフィの工程により前記酸化膜に開口を形成し、
リン等のｎ型不純物をイオン注入又は拡散することによ
り形成する。
て、図１乃至図９を参照して説明する。まず、従来の技
術と同様に表面にドレイン層となるｎ−層１１ａを有す
る面方位１００のｎ＋型の半導体基板１１ｂを用意す
る。そしてその基板表面に酸化膜層を形成する。次に、
ガードリング形成のためのレジストマスクパターンを形
成し、ｐ型不純物をイオン注入することで、チップの周
辺部にガードリング層を形成する。次にガードリングの
更にチップの外周にアニュラ層を形成する。これはホト
リソグラフィの工程により前記酸化膜に開口を形成し、
リン等のｎ型不純物をイオン注入又は拡散することによ
り形成する。
【００１５】次に図１に示すようにセル領域部分の全面
にチャネル層１２となるｐ−型の拡散層を例えばイオン
注入により形成する。これは酸化膜を全面に形成した後
に、前記酸化膜のセル領域となる部分に開口部を設け、
例えばｐ型不純物であるボロンをイオン注入することで
形成する。そして次に図２に示すようにトレンチ溝１３
をチャネル層１２を貫通してドレイン層１１ａに達する
深さまで半導体基板をエッチングすることにより形成す
る。これは前記セル領域の全面に形成された酸化膜にホ
トリソグラフィの工程により開口を設け、その開口から
異方性のガスエッチングをすることでトレンチ溝１３を
形成する。そしてシリコン基板のトレンチ溝形成による
欠陥層を除去するために、まずダミー酸化によりトレン
チ溝内部に酸化膜層を形成する。そしてその酸化膜層を
除去することによりトレンチ溝形成に伴う欠陥層を除去
する。
にチャネル層１２となるｐ−型の拡散層を例えばイオン
注入により形成する。これは酸化膜を全面に形成した後
に、前記酸化膜のセル領域となる部分に開口部を設け、
例えばｐ型不純物であるボロンをイオン注入することで
形成する。そして次に図２に示すようにトレンチ溝１３
をチャネル層１２を貫通してドレイン層１１ａに達する
深さまで半導体基板をエッチングすることにより形成す
る。これは前記セル領域の全面に形成された酸化膜にホ
トリソグラフィの工程により開口を設け、その開口から
異方性のガスエッチングをすることでトレンチ溝１３を
形成する。そしてシリコン基板のトレンチ溝形成による
欠陥層を除去するために、まずダミー酸化によりトレン
チ溝内部に酸化膜層を形成する。そしてその酸化膜層を
除去することによりトレンチ溝形成に伴う欠陥層を除去
する。
【００１６】そして、セル領域の酸化膜を全て除去し、
その後ゲート酸化を行うことで、トレンチ溝１３の内部
に膜厚４００〜８００Åのゲート酸化膜層１４を形成す
る。次に、膜厚が１００００〜１５０００Åの多結晶シ
リコン膜２１を減圧ＣＶＤ法により全面に被着すること
で、トレンチ溝１３の内部を多結晶シリコン２１で埋め
込む。そして、多結晶シリコン膜２１にリン又はボロン
をドープし、多結晶シリコン膜２１を導電層化する。次
に例えば異方性または等方性のガスエッチングにより、
多結晶シリコン２１をエッチバックする。そしてシリコ
ン基板表面の酸化膜が露出した段階で多結晶シリコン２
１のエッチングを停止することで、図３に示すようにト
レンチ溝内に埋め込まれたゲート電極１５を形成する。
堆積した膜厚と同程度の量をエッチバックするので、ゲ
ート電極１５はトレンチ溝１３の頂部から１０００〜１
５００Å程度深くエッチングされる。
その後ゲート酸化を行うことで、トレンチ溝１３の内部
に膜厚４００〜８００Åのゲート酸化膜層１４を形成す
る。次に、膜厚が１００００〜１５０００Åの多結晶シ
リコン膜２１を減圧ＣＶＤ法により全面に被着すること
で、トレンチ溝１３の内部を多結晶シリコン２１で埋め
込む。そして、多結晶シリコン膜２１にリン又はボロン
をドープし、多結晶シリコン膜２１を導電層化する。次
に例えば異方性または等方性のガスエッチングにより、
多結晶シリコン２１をエッチバックする。そしてシリコ
ン基板表面の酸化膜が露出した段階で多結晶シリコン２
１のエッチングを停止することで、図３に示すようにト
レンチ溝内に埋め込まれたゲート電極１５を形成する。
堆積した膜厚と同程度の量をエッチバックするので、ゲ
ート電極１５はトレンチ溝１３の頂部から１０００〜１
５００Å程度深くエッチングされる。
【００１７】次に、図４に示すようにｐ＋型のボディ層
１７を形成する。これはボディ層となる部分にホトリソ
グラフィの工程によりレジストマスクの開口を形成し、
例えばボロンをイオン注入しすることによりｐ＋型のボ
ディ層１７を形成する。次に図５に示すように再びホト
リソグラフィの工程によりソース層となる部分にレジス
トマスク２２の開口を形成し、例えば砒素（As）をイオ
ン注入することでｎ＋＋型のソース層１６を形成する。
１７を形成する。これはボディ層となる部分にホトリソ
グラフィの工程によりレジストマスクの開口を形成し、
例えばボロンをイオン注入しすることによりｐ＋型のボ
ディ層１７を形成する。次に図５に示すように再びホト
リソグラフィの工程によりソース層となる部分にレジス
トマスク２２の開口を形成し、例えば砒素（As）をイオ
ン注入することでｎ＋＋型のソース層１６を形成する。
【００１８】このイオン注入は、チャネリング防止のた
めに、図６に示すように基板垂直方向に対して５〜８度
傾けた、斜め方向の砒素(As)のイオン注入により行わ
れ、イオン注入と同時にウェハを回転させて均一にドー
ズしている。例えば加速電圧１００〜１５０ＫｅＶ、ド
ーズ量１〜５Ｅ１５程度で行われる。加速電圧と砒素の
飛程距離から考えると、砒素がトレンチ溝１３側壁の基
板シリコン中に直接ドープされてるソース領域の側壁部
１６ａを形成するとは考えにくく、恐らくは側壁のゲー
ト酸化膜１４ａに注入された砒素がその後の熱処理によ
り固相−固相拡散によってソース領域の側壁部１６ａを
形成すると考えている。故にトレンチ溝１３に埋め込ま
れたゲート電極１５の上端部がマスクとして機能し、ソ
ース領域１６とゲート電極１５とのセルフアラインによ
りトレンチ溝１３内のゲート電極上端部で、ソース層が
自動的に重なるように形成される。
めに、図６に示すように基板垂直方向に対して５〜８度
傾けた、斜め方向の砒素(As)のイオン注入により行わ
れ、イオン注入と同時にウェハを回転させて均一にドー
ズしている。例えば加速電圧１００〜１５０ＫｅＶ、ド
ーズ量１〜５Ｅ１５程度で行われる。加速電圧と砒素の
飛程距離から考えると、砒素がトレンチ溝１３側壁の基
板シリコン中に直接ドープされてるソース領域の側壁部
１６ａを形成するとは考えにくく、恐らくは側壁のゲー
ト酸化膜１４ａに注入された砒素がその後の熱処理によ
り固相−固相拡散によってソース領域の側壁部１６ａを
形成すると考えている。故にトレンチ溝１３に埋め込ま
れたゲート電極１５の上端部がマスクとして機能し、ソ
ース領域１６とゲート電極１５とのセルフアラインによ
りトレンチ溝１３内のゲート電極上端部で、ソース層が
自動的に重なるように形成される。
【００１９】この様にソース領域１６とゲート電極１５
とがセルフアラインにより正確に重畳すると、トレンチ
溝１３側壁に沿ってチャネルを形成する縦型ＭＯＳＦＥ
Ｔのゲート長ＷＬがチャネル領域１２の拡散深さとゲー
ト電極１５の掘り下げ量（図示Ａ）との差で決定するこ
とができる。ゲート電極１５とソース領域１６とが従来
のように離れることがないので、縦型ＭＯＳＦＥＴのし
きい値電圧等の特性のバラツキを少なくして、プロセス
を安定なものとすることができる。また、ゲート電極１
５のエッチバック量によって掘り下げ量（図示Ａ）を変
更することにより、ゲート長ＷＬを変更してしきい値Ｖ
ｔを制御することができる。ゲート電極１５とソース領
域１６とが重畳している状態であれば、ゲート長ＷＬの
変化に対するしきい値の変化が緩やかに表れるので、ゲ
ート長ＷＬによるしきい値Ｖｔの制御は例えばチャネル
領域の不純物拡散の条件を変更するよりは格段にコント
ロールしやすいものとなる。尚、図６の図面左側半分が
イオン注入した状態を示しており、図面の右半分がソー
ス領域１６を形成した状態を示している次に図７に示す
ようにＮＳＧ／ＢＰＳＧ等の絶縁膜を基板全面に被着
し、ホトリソグラフィの工程により基板表面のソース層
及びボディ層を露出するようにその絶縁膜をエッチング
することで開口を設ける。従って、トレンチ溝１３内の
ゲート電極１５を被覆するように絶縁層１８が形成され
る。そして、アルミ等の金属材料をスパッタリングする
ことで、基板の全面に被着し、ホトリソグラフィの工程
によりパターニングして、アロイすることで、セル領域
部分の全面にソース電極となる金属電極層１９を形成す
る。更にチップ全面にパッシベーション膜を被着し、
又、半導体基板１１ｂの裏面に裏張り電極を形成するこ
とで、ウェハ段階の縦型ＭＯＳＦＥＴが完成する。
とがセルフアラインにより正確に重畳すると、トレンチ
溝１３側壁に沿ってチャネルを形成する縦型ＭＯＳＦＥ
Ｔのゲート長ＷＬがチャネル領域１２の拡散深さとゲー
ト電極１５の掘り下げ量（図示Ａ）との差で決定するこ
とができる。ゲート電極１５とソース領域１６とが従来
のように離れることがないので、縦型ＭＯＳＦＥＴのし
きい値電圧等の特性のバラツキを少なくして、プロセス
を安定なものとすることができる。また、ゲート電極１
５のエッチバック量によって掘り下げ量（図示Ａ）を変
更することにより、ゲート長ＷＬを変更してしきい値Ｖ
ｔを制御することができる。ゲート電極１５とソース領
域１６とが重畳している状態であれば、ゲート長ＷＬの
変化に対するしきい値の変化が緩やかに表れるので、ゲ
ート長ＷＬによるしきい値Ｖｔの制御は例えばチャネル
領域の不純物拡散の条件を変更するよりは格段にコント
ロールしやすいものとなる。尚、図６の図面左側半分が
イオン注入した状態を示しており、図面の右半分がソー
ス領域１６を形成した状態を示している次に図７に示す
ようにＮＳＧ／ＢＰＳＧ等の絶縁膜を基板全面に被着
し、ホトリソグラフィの工程により基板表面のソース層
及びボディ層を露出するようにその絶縁膜をエッチング
することで開口を設ける。従って、トレンチ溝１３内の
ゲート電極１５を被覆するように絶縁層１８が形成され
る。そして、アルミ等の金属材料をスパッタリングする
ことで、基板の全面に被着し、ホトリソグラフィの工程
によりパターニングして、アロイすることで、セル領域
部分の全面にソース電極となる金属電極層１９を形成す
る。更にチップ全面にパッシベーション膜を被着し、
又、半導体基板１１ｂの裏面に裏張り電極を形成するこ
とで、ウェハ段階の縦型ＭＯＳＦＥＴが完成する。
【００２０】尚、上述した実施の形態ではソース層及び
ボディ層の形成はそれぞれマスクを用いた二回のホトリ
ソグラフィの工程により行なわれていたが、これを一回
のホトリソグラフィの工程で行うこともできる。即ち、
本発明の第二実施形態によれば、図８に示すようにゲー
ト電極の形成後、セル領域部分の全面にマスクなしでｎ
＋型のソース層１６を全面に形成する。そしてボディ層
を形成するマスクを用いて図８に点線で示すようにレジ
スト膜のマスクパターン２０を形成する。そして図７に
示すように、その開口部２０ａからガスエッチによりｎ
＋型のソース層１６をエッチングで除去する。そして更
にレジスト膜２０をマスクとしてｐ型の不純物をイオン
注入することにより、ボディ層１７を形成する。これに
より精密なマスク合わせを必要とするソース層のホトリ
ソグラフィの工程を省略して工程を簡素化することがで
きる。尚、この実施形態においても、ソース層１６の形
成前の工程、即ち、トレンチ溝にゲート電極を埋設する
工程までは、図１乃至図３に示す第一実施形態と同様で
ある。
ボディ層の形成はそれぞれマスクを用いた二回のホトリ
ソグラフィの工程により行なわれていたが、これを一回
のホトリソグラフィの工程で行うこともできる。即ち、
本発明の第二実施形態によれば、図８に示すようにゲー
ト電極の形成後、セル領域部分の全面にマスクなしでｎ
＋型のソース層１６を全面に形成する。そしてボディ層
を形成するマスクを用いて図８に点線で示すようにレジ
スト膜のマスクパターン２０を形成する。そして図７に
示すように、その開口部２０ａからガスエッチによりｎ
＋型のソース層１６をエッチングで除去する。そして更
にレジスト膜２０をマスクとしてｐ型の不純物をイオン
注入することにより、ボディ層１７を形成する。これに
より精密なマスク合わせを必要とするソース層のホトリ
ソグラフィの工程を省略して工程を簡素化することがで
きる。尚、この実施形態においても、ソース層１６の形
成前の工程、即ち、トレンチ溝にゲート電極を埋設する
工程までは、図１乃至図３に示す第一実施形態と同様で
ある。
【００２１】尚、トレンチ溝内にゲート電極を埋設して
から、そのゲート電極に対してセルフアラインでソース
層を形成するという本発明の工程は、縦型MOSFETに限定
されるものではなく、IGBT(Insulate Gate Bipolar Tra
nsister)にも同様に適用可能である。このように、以上
に説明したのは本発明の一実施の形態に過ぎないもので
あり、本発明の趣旨を逸脱することなく、このほかにも
種々の変形した実施の形態が考えられることは勿論のこ
とである。
から、そのゲート電極に対してセルフアラインでソース
層を形成するという本発明の工程は、縦型MOSFETに限定
されるものではなく、IGBT(Insulate Gate Bipolar Tra
nsister)にも同様に適用可能である。このように、以上
に説明したのは本発明の一実施の形態に過ぎないもので
あり、本発明の趣旨を逸脱することなく、このほかにも
種々の変形した実施の形態が考えられることは勿論のこ
とである。
【００２２】
【発明の効果】以上に説明したように本発明は、トレン
チ型の縦型MOSFETの製造方法において、最初にトレンチ
溝及びその溝内に埋設したゲート電極を形成し、その後
ソース層をゲート電極に対してセルフアラインで形成す
るようにしたものである。これによりソース層はその形
成後に高温の熱処理の工程が必要ないので、ソース層が
再拡散してショートチャネル効果を生じ、ソース・ドレ
イン間にリーク電流不良を発生するという問題が防止さ
れる。そしてトレンチ溝内のゲート電極上端部に対して
セルフアラインでソース層を重ねて形成することができ
るので、MOSFETの閾値電圧等の特性が安定化し、更には
ゲート電極１５のエッチバック量によってその制御が可
能となり、製造歩留低下等の問題を回避することができ
る。
チ型の縦型MOSFETの製造方法において、最初にトレンチ
溝及びその溝内に埋設したゲート電極を形成し、その後
ソース層をゲート電極に対してセルフアラインで形成す
るようにしたものである。これによりソース層はその形
成後に高温の熱処理の工程が必要ないので、ソース層が
再拡散してショートチャネル効果を生じ、ソース・ドレ
イン間にリーク電流不良を発生するという問題が防止さ
れる。そしてトレンチ溝内のゲート電極上端部に対して
セルフアラインでソース層を重ねて形成することができ
るので、MOSFETの閾値電圧等の特性が安定化し、更には
ゲート電極１５のエッチバック量によってその制御が可
能となり、製造歩留低下等の問題を回避することができ
る。
【００２３】また、ゲート電極を深く埋め込むことでポ
リシリコン層の表面積を減じることができるので、これ
によりゲート電極の入力容量Ｃissを低減することが可
能となる。
リシリコン層の表面積を減じることができるので、これ
によりゲート電極の入力容量Ｃissを低減することが可
能となる。
【図１】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図２】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図３】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図４】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図５】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図６】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図７】本発明の第一実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図８】本発明の第二実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図９】本発明の第二実施形態の縦型MOSFETの製造工程
の断面図。
の断面図。
【図１０】従来の縦型MOSFETの断面構造の一例を示す
図。
図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 洋明 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平９−36362（ＪＰ，Ａ) 特開 平８−298321（ＪＰ，Ａ) 特開 平９−23001（ＪＰ，Ａ) 特開 平５−226661（ＪＰ，Ａ) 特開 平２−91976（ＪＰ，Ａ) 国際公開97／536（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】半導体基板の表面にチャネル層を形成し、 前記半導体基板の表面から前記チャネル層よりも深い複
数のトレンチ溝を形成し、 前記トレンチ溝内をゲート電極材料で埋設し、これをエ
ッチバックして前記トレンチ溝内にゲート電極を形成
し、 前記複数のトレンチ溝間に、前記半導体基板の表面の所
望位置に開口したレジストマスク層を形成して、ボディ
層を形成し、 再びレジストマスク層を前記ボディ層上に形成し、前記
ゲート電極の上部から、前記半導体基板に対して斜め方
向に逆導電型の不純物をイオン注入することでソース層
を形成し、 前記ソース層が前記トレンチ側面から前記半導体基板の
表面にまで及ぶ、略Ｌ字型の層であることを特徴とする
半導体装置の製造方法。 - 【請求項２】半導体基板の表面にチャネル層を形成し、 前記半導体基板の表面から前記チャネル層よりも深い複
数のトレンチ溝を形成し、 前記トレンチ溝内をゲート電極材料で埋設し、前記ゲー
ト電極の上部をエッチバックし、 前記半導体基板のセル部分の全面に、前記半導体基板に
対して斜め方向に逆導電型の不純物をイオン注入し、 前記ソース層上の所望の位置に開口部を有するレジスト
マスク層を形成し、 前記開口より前記ソース層をエッチングして選択的に除
去し、更に前記開口より不純物を注入してボディ部を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP26215997A JP3281847B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26215997A JP3281847B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11103052A JPH11103052A (ja) | 1999-04-13 |
| JP3281847B2 true JP3281847B2 (ja) | 2002-05-13 |
Family
ID=17371890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26215997A Expired - Fee Related JP3281847B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体装置の製造方法 |
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| JP3293603B2 (ja) * | 1999-09-17 | 2002-06-17 | トヨタ自動車株式会社 | 電力用半導体装置 |
| JP4091242B2 (ja) * | 1999-10-18 | 2008-05-28 | セイコーインスツル株式会社 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| US6445037B1 (en) * | 2000-09-28 | 2002-09-03 | General Semiconductor, Inc. | Trench DMOS transistor having lightly doped source structure |
| JP3456477B2 (ja) * | 2001-01-30 | 2003-10-14 | サンケン電気株式会社 | 絶縁ゲート型電界効果トランジスタ |
| US6878989B2 (en) * | 2001-05-25 | 2005-04-12 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
| JP4225711B2 (ja) * | 2001-06-29 | 2009-02-18 | 株式会社東芝 | 半導体素子及びその製造方法 |
| KR100789033B1 (ko) | 2003-12-22 | 2007-12-26 | 마쯔시다덴기산교 가부시키가이샤 | 종형게이트 반도체장치 및 그 제조방법 |
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| CN1812127A (zh) | 2004-12-14 | 2006-08-02 | 松下电器产业株式会社 | 纵型栅极半导体装置及其制造方法 |
| US7468299B2 (en) * | 2005-08-04 | 2008-12-23 | Macronix International Co., Ltd. | Non-volatile memory cells and methods of manufacturing the same |
| WO2011108191A1 (ja) * | 2010-03-05 | 2011-09-09 | パナソニック株式会社 | 半導体装置の製造方法および半導体装置 |
| WO2011148427A1 (en) * | 2010-05-27 | 2011-12-01 | Fuji Electric Co., Ltd. | Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device |
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| JP2015095466A (ja) * | 2013-11-08 | 2015-05-18 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
| JP6844138B2 (ja) * | 2015-09-16 | 2021-03-17 | 富士電機株式会社 | 半導体装置および製造方法 |
| JP6967352B2 (ja) * | 2017-02-07 | 2021-11-17 | ローム株式会社 | 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物 |
| JP6817116B2 (ja) * | 2017-03-14 | 2021-01-20 | エイブリック株式会社 | 半導体装置 |
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|---|---|---|---|---|
| JPH0291976A (ja) * | 1988-09-29 | 1990-03-30 | Oki Electric Ind Co Ltd | 縦型溝型ｍｏｓ ｆｅｔの製造方法 |
| JP2837014B2 (ja) * | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPH08298321A (ja) * | 1995-04-27 | 1996-11-12 | Nippondenso Co Ltd | 半導体装置 |
| GB9512089D0 (en) * | 1995-06-14 | 1995-08-09 | Evans Jonathan L | Semiconductor device fabrication |
| JP3201221B2 (ja) * | 1995-07-05 | 2001-08-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3384198B2 (ja) * | 1995-07-21 | 2003-03-10 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
-
1997
- 1997-09-26 JP JP26215997A patent/JP3281847B2/ja not_active Expired - Fee Related
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