JP2001036071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001036071A JP2001036071A JP11202505A JP20250599A JP2001036071A JP 2001036071 A JP2001036071 A JP 2001036071A JP 11202505 A JP11202505 A JP 11202505A JP 20250599 A JP20250599 A JP 20250599A JP 2001036071 A JP2001036071 A JP 2001036071A
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Abstract
(57)【要約】
【課題】 ゲート絶縁膜の特性向上を図り、信頼性の高
いトレンチ型ＭＯＳＦＥＴ半導体製造装置の製造方法を
提供する。 【解決手段】 マスク材としての酸化膜１１を後退エッ
チングして、トレンチ８開口付近の半導体基板のｐベー
ス２表層を露出させる。つぎに、熱酸化によりこの露出
領域およびトレンチ８内部に犠牲酸化膜を形成した後、
ｐベース２表層およびトレンチ８底部に向けてｎ＋不
純物を０度の角度でイオン注入する。そして、熱処理に
よってトレンチ８内部から半導体基板のｐベース２表面
にまで延在するようにゲート絶縁膜４を形成するととも
に、ｐベース２の表層およびトレンチ８底部に注入され
た高濃度の不純物イオンを活性化させてソース領域３お
よびウェル領域１０を同時に形成するものである。これ
により、高濃度不純物のソース領域３およびウェル領域
１０に位置するゲート絶縁膜４の膜厚を厚く形成される
ので、ゲート絶縁膜の絶縁耐圧を高めるなど特性向上を
図ることができる。
いトレンチ型ＭＯＳＦＥＴ半導体製造装置の製造方法を
提供する。 【解決手段】 マスク材としての酸化膜１１を後退エッ
チングして、トレンチ８開口付近の半導体基板のｐベー
ス２表層を露出させる。つぎに、熱酸化によりこの露出
領域およびトレンチ８内部に犠牲酸化膜を形成した後、
ｐベース２表層およびトレンチ８底部に向けてｎ＋不
純物を０度の角度でイオン注入する。そして、熱処理に
よってトレンチ８内部から半導体基板のｐベース２表面
にまで延在するようにゲート絶縁膜４を形成するととも
に、ｐベース２の表層およびトレンチ８底部に注入され
た高濃度の不純物イオンを活性化させてソース領域３お
よびウェル領域１０を同時に形成するものである。これ
により、高濃度不純物のソース領域３およびウェル領域
１０に位置するゲート絶縁膜４の膜厚を厚く形成される
ので、ゲート絶縁膜の絶縁耐圧を高めるなど特性向上を
図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ内に絶縁
膜を介して埋め込まれた制御用のゲート電極層を有する
ＭＯＳＦＥＴなどのトレンチ型ＭＯＳＦＥＴ半導体装置
の製造方法に関し、セルフアラインでトレンチおよびソ
ース領域を形成する技術に関する。
膜を介して埋め込まれた制御用のゲート電極層を有する
ＭＯＳＦＥＴなどのトレンチ型ＭＯＳＦＥＴ半導体装置
の製造方法に関し、セルフアラインでトレンチおよびソ
ース領域を形成する技術に関する。
【０００２】
【従来の技術】図３は、従来のトレンチ構造を有するＭ
ＯＳ半導体装置の製造方法の一つを示すもので、例え
ば、特開平１１―２６７５８号公報に開示されるもので
ある。半導体基板であるｎドレイン層１の表面層にｐ形
不純物（ほう素）イオンの注入、熱処理によりｐチャネ
ル領域２を形成し、更にこのｐチャネル領域２表面にト
レンチ形成のために酸化膜１１を形成し、リソグラフィ
により、この酸化膜１１をパターニングする［図２
（ａ）］。つぎに、この酸化膜１１をマスクとして、ド
ライエッチングによりｎドレイン層１に達するトレンチ
８を形成する［同図（ｂ）］。つぎに、ウェットエッチ
ングでトレンチ形成用マスクとして使用した酸化膜１１
を後退エッチングし、トレンチ８開口付近のｐチャネル
領域２の表面を露出させた後、ｎ形不純物（砒素）イオ
ンを注入する。［同図（ｃ）］。１３はｎ形不純物（砒
素）イオン注入領域である。トレンチ８の底部だけでな
く、開口部の表層にもイオン注入され、ソース領域を形
成するためのイオン注入となる。さらに、マスクとして
の酸化膜１１を除去した後、熱酸化によりトレンチ内部
にゲート絶縁膜４を形成する。このとき、熱処理によ
り、イオン注入された砒素を拡散させて、ｎソース領域
３、ｎ+ ウェル領域１０が形成される［同図
（ｄ）］。
ＯＳ半導体装置の製造方法の一つを示すもので、例え
ば、特開平１１―２６７５８号公報に開示されるもので
ある。半導体基板であるｎドレイン層１の表面層にｐ形
不純物（ほう素）イオンの注入、熱処理によりｐチャネ
ル領域２を形成し、更にこのｐチャネル領域２表面にト
レンチ形成のために酸化膜１１を形成し、リソグラフィ
により、この酸化膜１１をパターニングする［図２
（ａ）］。つぎに、この酸化膜１１をマスクとして、ド
ライエッチングによりｎドレイン層１に達するトレンチ
８を形成する［同図（ｂ）］。つぎに、ウェットエッチ
ングでトレンチ形成用マスクとして使用した酸化膜１１
を後退エッチングし、トレンチ８開口付近のｐチャネル
領域２の表面を露出させた後、ｎ形不純物（砒素）イオ
ンを注入する。［同図（ｃ）］。１３はｎ形不純物（砒
素）イオン注入領域である。トレンチ８の底部だけでな
く、開口部の表層にもイオン注入され、ソース領域を形
成するためのイオン注入となる。さらに、マスクとして
の酸化膜１１を除去した後、熱酸化によりトレンチ内部
にゲート絶縁膜４を形成する。このとき、熱処理によ
り、イオン注入された砒素を拡散させて、ｎソース領域
３、ｎ+ ウェル領域１０が形成される［同図
（ｄ）］。
【０００３】この後、トレンチ８内にゲート電極層５と
なる多結晶シリコンを埋め込み、余分な多結晶シリコン
をエッチングした後、ＣＶＤにより絶縁膜６を堆積し、
リソグラフィにより、パターニングし、更にスパッタリ
ングによりソース電極７となるアルミニウム合金層を堆
積し、パターニングすることによりＭＯＳＦＥＴを完成
する［同図（ｅ）］。
なる多結晶シリコンを埋め込み、余分な多結晶シリコン
をエッチングした後、ＣＶＤにより絶縁膜６を堆積し、
リソグラフィにより、パターニングし、更にスパッタリ
ングによりソース電極７となるアルミニウム合金層を堆
積し、パターニングすることによりＭＯＳＦＥＴを完成
する［同図（ｅ）］。
【０００４】
【発明が解決しようとする課題】この従来における製造
方法では、ソース領域をトレンチ形成用マスクの後退量
に合わせたセルフアラインで形成できるので、ソース領
域のパターニング工程を削減できるが、マスクとして使
用した酸化膜を後退エッチングした後、イオン注入を行
っている。すなわち、トレンチ内部の表面が露出された
状態でイオン注入されているため、トレンチ側面にもイ
オンが打ち込まれてしまう。このため、ｎ形ＭＯＳＦＥ
Ｔのチャネル領域に高濃度のｎ形不純物がドーピングさ
れ、ＭＯＳＦＥＴが構成されないことが問題となる。本
発明は、これらの課題を解決するために着目してなされ
たもので、トレンチ側面へのイオン注入を防ぎ、チャネ
ル領域特性の低下を回避できる半導体製造装置の方法を
提供することを目的とする。
方法では、ソース領域をトレンチ形成用マスクの後退量
に合わせたセルフアラインで形成できるので、ソース領
域のパターニング工程を削減できるが、マスクとして使
用した酸化膜を後退エッチングした後、イオン注入を行
っている。すなわち、トレンチ内部の表面が露出された
状態でイオン注入されているため、トレンチ側面にもイ
オンが打ち込まれてしまう。このため、ｎ形ＭＯＳＦＥ
Ｔのチャネル領域に高濃度のｎ形不純物がドーピングさ
れ、ＭＯＳＦＥＴが構成されないことが問題となる。本
発明は、これらの課題を解決するために着目してなされ
たもので、トレンチ側面へのイオン注入を防ぎ、チャネ
ル領域特性の低下を回避できる半導体製造装置の方法を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板表面に酸化膜からなる所定パ
ターンのマスク材を形成する工程と、このマスク材を用
いて前記半導体基板にトレンチを形成する工程と、等方
性エッチングにより前記マスク材を後退させてトレンチ
開口付近の前記半導体基板表面を露出させ、この露出領
域およびトレンチ内部の表面に犠牲酸化膜を形成する工
程と、この犠牲酸化膜の形成後に、前記露出領域および
トレンチ底部の前記半導体基板表面に前記半導体基板と
同じ極性を持つ導電型不純物をイオン注入する工程と、
前記犠牲酸化膜を全て剥離した後、熱酸化により少なく
とも前記トレンチ内部から前記露出領域表面にまで延在
するゲート絶縁膜を形成するとともに、前記露出領域お
よびトレンチ底部に注入された不純物イオンを活性化さ
せて前記露出領域にソース領域、前記トレンチ底部にウ
ェル領域を同時に形成する工程とを含むことを特徴とす
るものである。この手段によれば、ソース領域をトレン
チ形成用マスクの後退量に合わせたセルフアラインで形
成できるので、ソース領域のパターニング工程を削減で
きるとともに、不純物イオン注入を犠牲酸化膜の形成後
に行うので、不純物イオンがトレンチ側面に打ち込まれ
ることがなくなり、チャネル領域に高濃度のｎ形不純物
がドーピングされてＭＯＳＦＥＴを構成しないことを確
実に防止できる。
の製造方法は、半導体基板表面に酸化膜からなる所定パ
ターンのマスク材を形成する工程と、このマスク材を用
いて前記半導体基板にトレンチを形成する工程と、等方
性エッチングにより前記マスク材を後退させてトレンチ
開口付近の前記半導体基板表面を露出させ、この露出領
域およびトレンチ内部の表面に犠牲酸化膜を形成する工
程と、この犠牲酸化膜の形成後に、前記露出領域および
トレンチ底部の前記半導体基板表面に前記半導体基板と
同じ極性を持つ導電型不純物をイオン注入する工程と、
前記犠牲酸化膜を全て剥離した後、熱酸化により少なく
とも前記トレンチ内部から前記露出領域表面にまで延在
するゲート絶縁膜を形成するとともに、前記露出領域お
よびトレンチ底部に注入された不純物イオンを活性化さ
せて前記露出領域にソース領域、前記トレンチ底部にウ
ェル領域を同時に形成する工程とを含むことを特徴とす
るものである。この手段によれば、ソース領域をトレン
チ形成用マスクの後退量に合わせたセルフアラインで形
成できるので、ソース領域のパターニング工程を削減で
きるとともに、不純物イオン注入を犠牲酸化膜の形成後
に行うので、不純物イオンがトレンチ側面に打ち込まれ
ることがなくなり、チャネル領域に高濃度のｎ形不純物
がドーピングされてＭＯＳＦＥＴを構成しないことを確
実に防止できる。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態につき
図１を参照しながら説明する。図１はトレンチ型ＭＯＳ
ＦＥＴの製造方法を示し、主な製造工程ごとの断面図で
ある。半導体基板は、ｎ＋基板（ドレイン層）１ａ上に
ｎ−エピタキシャル成長層（ドレイン層）１ｂを形成し
てドレイン層１を構成する。このドレイン層１表面にさ
らに熱拡散技術によりチャネル領域となるｐベース２を
形成する。さらにその表面には、図１（ａ）に示すよう
にトレンチを形成するために酸化膜１１を形成し、リソ
グラフィ技術によりパターニングする。この酸化膜１１
は、まず、熱酸化法によりｐベース２上に膜厚が約0.1
μｍの酸化シリコン膜（ＳｉＯ２）を形成し、つづいて
その酸化シリコン膜の上にＣＶＤ法により膜厚が約0.6
μｍの酸化シリコン膜（ＳｉＯ２）を堆積させて形成し
たものである。尚、この酸化膜１１の形成方法として他
にもｐベース２上に直接ＣＶＤ法によるＳｉＯ２膜を堆
積させたり、ＳｉＮ膜を形成する場合もある。あるいは
酸化膜を全て熱酸化法で形成することでも可能である。
つぎに、この酸化膜１１をトレンチ形成用マスクとして
用い、 ドライエッチングであるＲＩＥ （リアクティ
ブエッチング）により半導体基板にトレンチ８を形成す
る。このトレンチ８は図１（ｂ）に示すように半導体基
板のｎ＋基板１ａ（ドレイン）領域に達する深さの溝と
なるように形成する。
図１を参照しながら説明する。図１はトレンチ型ＭＯＳ
ＦＥＴの製造方法を示し、主な製造工程ごとの断面図で
ある。半導体基板は、ｎ＋基板（ドレイン層）１ａ上に
ｎ−エピタキシャル成長層（ドレイン層）１ｂを形成し
てドレイン層１を構成する。このドレイン層１表面にさ
らに熱拡散技術によりチャネル領域となるｐベース２を
形成する。さらにその表面には、図１（ａ）に示すよう
にトレンチを形成するために酸化膜１１を形成し、リソ
グラフィ技術によりパターニングする。この酸化膜１１
は、まず、熱酸化法によりｐベース２上に膜厚が約0.1
μｍの酸化シリコン膜（ＳｉＯ２）を形成し、つづいて
その酸化シリコン膜の上にＣＶＤ法により膜厚が約0.6
μｍの酸化シリコン膜（ＳｉＯ２）を堆積させて形成し
たものである。尚、この酸化膜１１の形成方法として他
にもｐベース２上に直接ＣＶＤ法によるＳｉＯ２膜を堆
積させたり、ＳｉＮ膜を形成する場合もある。あるいは
酸化膜を全て熱酸化法で形成することでも可能である。
つぎに、この酸化膜１１をトレンチ形成用マスクとして
用い、 ドライエッチングであるＲＩＥ （リアクティ
ブエッチング）により半導体基板にトレンチ８を形成す
る。このトレンチ８は図１（ｂ）に示すように半導体基
板のｎ＋基板１ａ（ドレイン）領域に達する深さの溝と
なるように形成する。
【０００７】つづいて、図１（ｃ）に示すようにＮＨ４
Ｆ溶液などを用いたウェットエッチングでトレンチ形成
用マスクとして使用した酸化膜１１のパターンを後退エ
ッチングし、トレンチ８開口付近のｐベース２領域の表
面を露出させる。尚、このマスク材後退は後述するイオ
ン注入によりｐベース２表層にソース領域を形成のため
の必要な工程となる。マスク材を後退させるウェットエ
ッチングのエッチングモードは等方性であり、酸化膜１
１の膜厚が約0.2μｍ以上残る範囲内で、かつ、トレン
チ８開口付近のｐベース２表面の露出領域が約0.1〜0.5
μｍとなるようにエッチングする。さらに、トレンチ８
の加工時に生じた内表面の凹凸を平坦化するためＣＤＥ
（ケミカルドライエッチング）処理を行う。このＣＤＥ
処理によりトレンチ内側面がエッチングされるためトレ
ンチ８開口幅が広くなる。すなわち、図１（ｄ）に示す
ようにトレンチ８開口部の幅がＳ１（破線で示す）から
Ｓ２（実線で示す）と広くなる。また、ＣＤＥ処理によ
りトレンチ８開口部のコーナー部分も丸くなる。この
後、図２（ａ）に示すように熱酸化法によりｐベース２
表面の露出領域およびトレンチ８内面にかけて約0.1μ
ｍ程度の膜厚となる酸化シリコン（ＳｉＯ２）の犠牲酸
化膜１４を形成する。
Ｆ溶液などを用いたウェットエッチングでトレンチ形成
用マスクとして使用した酸化膜１１のパターンを後退エ
ッチングし、トレンチ８開口付近のｐベース２領域の表
面を露出させる。尚、このマスク材後退は後述するイオ
ン注入によりｐベース２表層にソース領域を形成のため
の必要な工程となる。マスク材を後退させるウェットエ
ッチングのエッチングモードは等方性であり、酸化膜１
１の膜厚が約0.2μｍ以上残る範囲内で、かつ、トレン
チ８開口付近のｐベース２表面の露出領域が約0.1〜0.5
μｍとなるようにエッチングする。さらに、トレンチ８
の加工時に生じた内表面の凹凸を平坦化するためＣＤＥ
（ケミカルドライエッチング）処理を行う。このＣＤＥ
処理によりトレンチ内側面がエッチングされるためトレ
ンチ８開口幅が広くなる。すなわち、図１（ｄ）に示す
ようにトレンチ８開口部の幅がＳ１（破線で示す）から
Ｓ２（実線で示す）と広くなる。また、ＣＤＥ処理によ
りトレンチ８開口部のコーナー部分も丸くなる。この
後、図２（ａ）に示すように熱酸化法によりｐベース２
表面の露出領域およびトレンチ８内面にかけて約0.1μ
ｍ程度の膜厚となる酸化シリコン（ＳｉＯ２）の犠牲酸
化膜１４を形成する。
【０００８】そして、図２（ｂ）に示すようにｐベース
２の露出領域表面およびトレンチ８底部にイオン注入に
よりｎ＋型の不純物（砒素）１３を打ち込む。イオンは
犠牲酸化膜１４を通過してｐベース２の露出領域表面あ
るいはトレンチ８底部のｎ＋基板１ａ表面に打ち込まれ
る。この時、イオン注入角は半導体基板の垂直方向に対
して０度とする。イオン注入条件は、イオン種はＡｓ
（砒素）、飛程Ｒｐ（シリコン中に打ち込まれたイオン
が停止するまで移動した距離）がＳｉ中にあることを満
足する加速エネルギで、例えば、３０〜８０ＫｅＶ、ド
ーズ量は５×１０14／ｃｍ2以上とする。つぎに、酸化
膜１１および犠牲酸化膜１４をエッチングで全て剥離し
た後、熱処理により、トレンチ８内部を含む半導体基板
表面に膜厚が約0.02μｍの酸化シリコン膜からなるゲー
ト絶縁膜４を形成する。同時に半導体基板に生じている
結晶欠陥を修復するとともに、注入されたｎ＋不純物イ
オンが活性化される。このため、図２（ｃ）に示すよう
にｐベース２表層の露出領域には不純物濃度の高いｎ＋
ソース領域３が形成され、トレンチ８底部にはｎ＋基板
１ａよりもさらに不純物濃度の高いｎ＋ウェル領域１０
が形成される。
２の露出領域表面およびトレンチ８底部にイオン注入に
よりｎ＋型の不純物（砒素）１３を打ち込む。イオンは
犠牲酸化膜１４を通過してｐベース２の露出領域表面あ
るいはトレンチ８底部のｎ＋基板１ａ表面に打ち込まれ
る。この時、イオン注入角は半導体基板の垂直方向に対
して０度とする。イオン注入条件は、イオン種はＡｓ
（砒素）、飛程Ｒｐ（シリコン中に打ち込まれたイオン
が停止するまで移動した距離）がＳｉ中にあることを満
足する加速エネルギで、例えば、３０〜８０ＫｅＶ、ド
ーズ量は５×１０14／ｃｍ2以上とする。つぎに、酸化
膜１１および犠牲酸化膜１４をエッチングで全て剥離し
た後、熱処理により、トレンチ８内部を含む半導体基板
表面に膜厚が約0.02μｍの酸化シリコン膜からなるゲー
ト絶縁膜４を形成する。同時に半導体基板に生じている
結晶欠陥を修復するとともに、注入されたｎ＋不純物イ
オンが活性化される。このため、図２（ｃ）に示すよう
にｐベース２表層の露出領域には不純物濃度の高いｎ＋
ソース領域３が形成され、トレンチ８底部にはｎ＋基板
１ａよりもさらに不純物濃度の高いｎ＋ウェル領域１０
が形成される。
【０００９】尚、ゲート絶縁膜４を形成する酸化条件と
しては、水素燃焼酸化が用いられ、酸化温度は１０００
℃以下であればよく、好ましくは９００℃以下がよい。
このような実施形態における半導体装置の製造方法で
は、前記イオン注入条件および酸化条件を設定すること
により、図２（ｃ）に示すようにｎ＋不純物濃度の高い
ソース領域３（基板表面のトレンチ開口付近）およびウ
ェル領域１０（トレンチ底部）に位置するトレンチ８表
面における酸化膜の形成は増速酸化によって促進される
ので、ゲート絶縁膜４のうち、ソース領域２表層部の膜
厚１５と、ウェル領域１０部位の膜厚１６を他の部分の
膜厚よりも厚く形成できるので、絶縁耐圧を高くしてゲ
ート破壊などの問題を解消し、トレンチ型ＭＯＳＦＥＴ
の信頼性向上を図ることができる。最後に、図２（ｄ）
に示すようにトレンチ８内にゲート電極層５となる多結
晶シリコンを埋め込み、余分な多結晶シリコンをエッチ
ングした後、ＣＶＤ法により絶縁膜６を堆積し、リソグ
ラフィ技術により、パターニングし、更にスパッタリン
グ法によりソース電極７となるアルミニウム合金層を堆
積し、パターニングして、ＭＯＳＦＥＴが完成する。
しては、水素燃焼酸化が用いられ、酸化温度は１０００
℃以下であればよく、好ましくは９００℃以下がよい。
このような実施形態における半導体装置の製造方法で
は、前記イオン注入条件および酸化条件を設定すること
により、図２（ｃ）に示すようにｎ＋不純物濃度の高い
ソース領域３（基板表面のトレンチ開口付近）およびウ
ェル領域１０（トレンチ底部）に位置するトレンチ８表
面における酸化膜の形成は増速酸化によって促進される
ので、ゲート絶縁膜４のうち、ソース領域２表層部の膜
厚１５と、ウェル領域１０部位の膜厚１６を他の部分の
膜厚よりも厚く形成できるので、絶縁耐圧を高くしてゲ
ート破壊などの問題を解消し、トレンチ型ＭＯＳＦＥＴ
の信頼性向上を図ることができる。最後に、図２（ｄ）
に示すようにトレンチ８内にゲート電極層５となる多結
晶シリコンを埋め込み、余分な多結晶シリコンをエッチ
ングした後、ＣＶＤ法により絶縁膜６を堆積し、リソグ
ラフィ技術により、パターニングし、更にスパッタリン
グ法によりソース電極７となるアルミニウム合金層を堆
積し、パターニングして、ＭＯＳＦＥＴが完成する。
【００１０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、トレンチ側面へのイオン注入を防
ぎ、チャネル領域特性の低下を回避できる。
の製造方法によれば、トレンチ側面へのイオン注入を防
ぎ、チャネル領域特性の低下を回避できる。
【図１】（ａ）〜（ｄ）は、本発明の実施形態に係るト
レンチ型ＭＯＳＦＥＴ構造の製造工程を示す断面図。
レンチ型ＭＯＳＦＥＴ構造の製造工程を示す断面図。
【図２】（ａ）〜（ｄ）は、本発明の実施形態に係るト
レンチ型ＭＯＳＦＥＴ構造の製造工程を示す断面図。
レンチ型ＭＯＳＦＥＴ構造の製造工程を示す断面図。
【図３】従来のトレンチ型ＭＯＳＦＥＴ構造の製造工程
を示す断面図。
を示す断面図。
１…ｎドレイン層 １ａ…ｎ＋基板１ａ（ドレイン層） １ｂ…ｎ−エピタキシャル成長層１ｂ（ドレイン層） ２…ｐベース ３…ｎ＋ソース領域 ４…ゲート絶縁膜 ８…トレンチ １０…ｎ＋ウェル領域 １１…酸化膜（マスク材） １４…犠牲酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野崎 秀樹 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝マイクロエレクトロニクスセンター 内
Claims (1)
- 【請求項１】 半導体基板表面に酸化膜からなる所定パ
ターンのマスク材を形成する工程と、 このマスク材を用いて前記半導体基板にトレンチを形成
する工程と、 等方性エッチングにより前記マスク材を後退させてトレ
ンチ開口付近の前記半導体基板表面を露出させ、この露
出領域およびトレンチ内部の表面に犠牲酸化膜を形成す
る工程と、 この犠牲酸化膜の形成後に、前記露出領域およびトレン
チ底部の前記半導体基板表面に前記半導体基板と同じ極
性を持つ導電型不純物をイオン注入する工程と、 前記犠牲酸化膜を全て剥離した後、熱酸化により少なく
とも前記トレンチ内部から前記露出領域表面にまで延在
するゲート絶縁膜を形成するとともに、前記露出領域お
よびトレンチ底部に注入された不純物イオンを活性化さ
せて前記露出領域にソース領域、前記トレンチ底部にウ
ェル領域を同時に形成する工程と、を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202505A JP2001036071A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202505A JP2001036071A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036071A true JP2001036071A (ja) | 2001-02-09 |
| JP2001036071A5 JP2001036071A5 (ja) | 2004-12-24 |
Family
ID=16458604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202505A Pending JP2001036071A (ja) | 1999-07-16 | 1999-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036071A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730961B2 (en) | 2001-12-18 | 2004-05-04 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6861702B2 (en) | 2001-05-11 | 2005-03-01 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2005510881A (ja) * | 2001-11-21 | 2005-04-21 | ゼネラル セミコンダクター，インク． | オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイス |
| US7049202B2 (en) | 2001-05-18 | 2006-05-23 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| KR100886809B1 (ko) * | 2002-07-22 | 2009-03-04 | 페어차일드코리아반도체 주식회사 | 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자 및 그제조 방법 |
Citations (9)
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